[发明专利]双镶嵌应用中底部抗反射涂层的两步蚀刻

说明书

技术领域

本发明一般涉及半导体加工技术，尤其涉及用于在双镶嵌蚀刻工艺中蚀刻底部抗反射涂层的方法。

背景技术

集成电路已经发展成可能在单一芯片上包括上百万个零件(例如，晶体管、电容和电阻)的复杂装置。芯片设计的发展持续需求更快的电路和更大的电路密度。对更大电路密度的需求迫使减小集成电路零件的尺寸。

当减小集成电路零件尺寸时(例如，亚微米尺寸)，用于制备这种零件的材料影响其电性能。例如，低电阻的金属互连线(例如，铜和铝)提供了集成电路上的零件之间的导电路径。

由于其合意的电特性，铜特别利于用在互连线结构中。通常使用镶嵌工艺制备铜互连线系统，在镶嵌工艺中将沟槽和通孔蚀刻到绝缘层中。用铜填充沟槽和通孔，随后使用(例如)化学机械平坦化(CMP)工艺使铜平坦化。

由绝缘材料将铜互连线彼此电隔离。当相邻金属互连线之间的距离和/或绝缘材料的厚度具有亚微米尺寸时，电容耦合可能潜在地在这种互连线之间发生。相邻金属互连线之间的电容耦合可能导致恶化集成电路整体性能的干扰和/或电阻-电容(RC)。为了防止相邻金属互连线之间的电容耦合，需要低介电常数(低k)的绝缘材料(例如，介电常数低于大约4.0)。

图1A-1D描述了由“通孔优先”加工顺序形成的示范双镶嵌结构。首先参考图1A，将介电体绝缘层110和底侧介电阻挡层108堆叠在另一个预先形成的互连线上，该互连线具有嵌入到布置在衬底102上的另一个介电体绝缘层104中的导电层106。可以将任选抛光停止层或抗反射涂层(ARC)112布置在介电体绝缘层110上。通常由具有低于4.0的介电常数的诸如FSG、聚合物材料、含碳硅层(SiOC)及相似材料的介电材料形成介电体绝缘层110。

在沟槽平板印刷之前，为了填充由通孔蚀刻工艺形成的通孔128并覆盖介电体绝缘层110，旋转施加底部抗反射涂层(BARC)层114。在BARC层114上布置光刻胶层116层，并构图光刻胶层116，以便确定用于形成沟槽的开口130。在蚀刻沟槽之前，为了清除BARC层114在由构图的光刻胶层116层掩盖的通孔开口128之上的部分，执行BARC蚀刻工艺，如图1B所示。执行BARC蚀刻工艺，直到由光刻胶层116确定的任选抛光停止层112被暴露并且填充通孔128的BARC层114被蚀刻到预定深度，如图1B所示。随后，为了蚀刻暴露的抛光停止层112和由构图的光刻胶层116确定的底侧介电阻挡层108，执行沟槽蚀刻工艺，如图1C所示。沟槽蚀刻工艺将介电体绝缘层110蚀刻到预定深度并且在介电体绝缘层110中确定沟槽122。在已经形成沟槽122之后，将填充通孔128的残余BARC层114和在介电体绝缘层110顶部表面上的光刻胶层116从衬底102上去除，由此在衬底102上形成双镶嵌结构，如图1D所示。

通常，在BARC层114或光刻胶层116去除工艺期间，为了与在衬底102上的残余BARC层114和光刻胶层116反应，执行含氧等离子体蚀刻工艺，形成从加工室泵出的氧化碳聚合物。然而，在BARC层114和光刻胶层116去除期间，含氧等离子体可能轰击在介电体绝缘层110中形成的沟槽122的暴露侧壁120和表面126和/或通孔128。氧可能在介电体绝缘层110表面上形成Si-O键，其危害介电体绝缘层110的介电性能。例如，氧可能在低k介电体绝缘层110的侧壁120或暴露表面126上积累，并渗入多孔的低k介电体，由此导致薄膜处的碳损耗。碳损耗可能使低k材料的介电常数非预期增加，导致材料介电性能的“k损”。其结果是，在BARC和光刻胶蚀刻工艺之后，干扰和RC延迟可能增加。

此外，BARC的去除和/或光刻胶层去除工艺还可能在通孔128和/或沟槽122中留下诸如残余BARC、残余光刻胶层、杂质、有机或无机副产品的污染物124。通孔128和/或沟槽122中存在的污染物124可能危害互连线结构的整体集成性，导致差的装置可靠性和电性能。

因此，需要用于在互连线结构中去除BARC的改进工艺。

发明内容

本发明中提供了用于从特征中去除BARC层的方法。在一个实施例中，该方法包括在蚀刻室中提供具有填充了BARC层的特征的衬底，为了蚀刻填充该特征中的BARC层的第一部分，将含有NH₃气体的第一气体混合物充入室内，并且为了蚀刻布置在该特征中的BARC层的剩余部分，将含有O₂气体的第二气体混合物充入蚀刻室内。