[发明专利]校准电路

说明书

技术领域

本发明涉及校准电路，并且更确切地说，涉及用于调节半导体器件中所提供的输出缓冲器的阻抗的校准电路。本发明还涉及包含具有校准电路的半导体器件的数据处理系统。

背景技术

近几年，在半导体器件之间(例如在CPU和存储器之间)的数据传输需要很高的数据传输速率。为了实现高数据传输速率，输入/输出信号的振幅被日益降低。如果降低输入/输出信号的振幅，则输出缓冲器的阻抗很难达到期望的准确度。

输出缓冲器的阻抗取决于制造过程中的工艺条件而改变。而且，在其实际使用中，输出缓冲器的阻抗受到周围温度和电源电压的改变的影响。当输出缓冲器需要高阻抗准确度时，利用可以校准它们的阻抗的输出缓冲器(日本专利申请未决特开第2002-152032号，2004-32070号，2006-203405号，以及2005-159702号)。这种输出缓冲器的阻抗由通常被称为“校准电路”的电路进行调节。

如在日本专利申请未决特开第2006-203405号和2005-159702号中所公开的，校准电路包含具有与输出缓冲器相同的结构的复制缓冲器。当校准操作被执行时，通过被连接到校准终端的外部电阻，将校准终端的电压与参考电压进行比较并且据此调节复制缓冲器的阻抗。然后，在输出缓冲器中反映出复制缓冲器的调节结果，并由此将输出缓冲器的阻抗设置为期望值。

在校准操作的顺序中，多次执行包括有电压比较和每一个复制缓冲器的阻抗的更新的调节步骤。由此使得复制缓冲器的阻抗接近期望值。

但是，校准操作中的电压比较和复制缓冲器的阻抗改变要耗费一些时间。因此，如果外部时钟的频率较高，则调节步骤不能每次激活外部时钟时都被执行。在这种情况下，通过划分外部时钟产生了较低频率的内部时钟，并且与内部时钟同步地执行调节步骤。

其中执行校准操作的周期(校准周期)通常是由外部时钟周期的个数(例如64个时钟周期)来确定的。随着外部时钟的划分数的增加，在校准周期内所执行的校准步骤的数目减少了。也就是说，假设确定校准周期的外部时钟周期的个数由m表示并且划分数由n表示，则在校准周期内内部时钟的激活次数，也就是调节步骤的数目由m/n表示。如果外部时钟的频率增加，则划分数n必然增加，并且因此校准周期内执行的调节步骤的数目进一步减少。

另外，在校准操作中，调节具有与在输出缓冲器中所包括的上拉电路相同的电路结构的复制缓冲器，然后调节具有与在输出缓冲器中所包括的下拉电路相同的电路结构的复制缓冲器。因此，在现有校准电路中，校准周期被分成前半部分和后半部分。在前半部分中调节上拉复制缓冲器，在后半部分中调节下拉复制缓冲器。

因此，对于上拉和下拉复制缓冲器所执行的调节步骤的个数分别减少一半，并且因此没有执行充分的校准操作。

进而，由于普通校准电路通过使用之前的校准操作中的最终代码来执行第一调节步骤，因此在第一调节步骤中阻抗没有被更新。在第二调节步骤中阻抗更新才开始。结果，阻抗更新的次数比调节步骤的个数少一个。因此，随着划分数的增加，实际阻抗更新次数急剧减少。

例如，假设确定校准周期m的外部时钟周期的个数是64个时钟周期并且划分数n是8，则在校准周期中内部时钟的激活次数是8(＝64/8)。该次数被均分给上拉侧和下拉侧。上拉侧和下拉侧上的调节步骤的次数都是4。由于在第一调节步骤中阻抗没有被更新，因此在上拉侧和下拉侧上的阻抗更新次数都是3(＝4-1)。

如果外部时钟的速度增加并且划分数n是16，则内部时钟的激活次数仅为4(＝64/16)。在上拉侧和下拉侧上的调节步骤的次数都是2。阻抗更新的次数是1(＝2-1)。如果外部时钟的速度再增加并且划分数n也再增加，则阻抗更新的次数是0。在这种情况下，不能执行校准操作。

发明内容

提出本发明以解决上述问题。因此，本发明的目标是提出一种即使外部时钟频率很高也可以充分执行校准操作的校准电路。

本发明的上述和其他目标可以通过用于调节具有上拉电路和下拉电路的输出缓冲器的阻抗的校准电路来实现，该校准电路包括：

第一复制缓冲器，具有与上拉电路和下拉电路之一基本相同的电路结构；

第二复制缓冲器，具有与上拉电路和下拉电路中的另一个基本相同的电路结构；

其中，响应第一校准命令，并行地执行对于第一复制缓冲器的校准操作和对于第二复制缓冲器的校准操作。

本发明的上述和其他目标还可以通过用于调节具有上拉电路和下拉电路的输出缓冲器的阻抗的校准电路来实现，该校准电路包括：