[发明专利]多芯片堆叠结构及其制法

说明书

技术领域

本发明涉及一种半导体结构及其制法，特别涉及一种多芯片堆叠 结构及其制法。

背景技术

由于电子产品的微小化以及高运行速度需求的增加，而为提高单 一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导 体封装结构以多芯片模块化(Multichip Module)乃成一趋势，从而借此 将两个或两个以上的芯片组合在单一封装结构中，以缩减电子产品整 体电路结构体积，并提升电性功能。亦即，多芯片封装结构可通过将 两个或两个以上的芯片组合在单一封装结构中，来使系统运行速度的 限制最小化；此外，多芯片封装结构可减少芯片间连接线路的长度而 降低信号延迟以及存取时间。

常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结 构，其是将两个以上的芯片彼此并排地安装于一共同基板的主要安装 面。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式 (wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本 太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增 加而增加。

为解决上述现有技术的问题，近年来为使用垂直式的堆叠方法来 安装所增加的芯片，其堆叠的方式按照其芯片的设计，打线制程各有 不同，但若该芯片被设计为焊垫集中于一边时，例如记忆卡的电子装 置中所设的闪存芯片(flash memory chip)或动态随机存取内存芯片 (Dynamic Random Access Memory，DRAM)等，为了打线的便利性，其 堆叠方式是以阶梯状的形式进行，如图1A及图1B所示的美国专利第 6,538,331号所揭示的多芯片堆叠结构(其中该图1B为对应图1A的俯 视图)，是在芯片承载件10上堆叠了多个内存芯片，以将第一内存芯片 11安装于芯片承载件10上，第二内存芯片12以一偏移的距离而不妨 碍第一内存芯片11焊垫的打线作业为原则下呈阶状堆叠于该第一内存 芯片11上，另外，于该记忆卡的电子装置中复设有控制芯片 (controller)13，该控制芯片13的周边设有多个焊垫，并通过多条焊线 15将该第一及第二内存芯片11、12及控制芯片13电性连接至该芯片 承载件10。

而为节省基板使用空间，可将该控制芯片13堆叠于该第二内存芯 片12上，但是如此将增加整体结构的高度；再者由于一般控制芯片13 的平面尺寸远小于该第一及第二内存芯片11、12的平面尺寸，因此在 利用焊线15将该控制芯片13电性连接至该芯片承载件10时，该些焊 线15势必跨越该控制芯片13下方的第一及第二内存芯片11、12，如 此即易造成焊线15触碰至第一及第二内存芯片11、12而发生短路问 题，同时亦增加焊线作业的困难度。

相对地，如欲将该控制芯片13置于芯片承载件10上未供接置第 一及第二内存芯片11、12的区域，又会增加芯片承载件10的使用面 积，不利整体结构的小型化。

因此，如何提供一种堆叠多芯片的结构及其制法，以达成整合多 个芯片又不需额外增加封装结构面积、高度，以适用于薄型电子装置， 同时降低焊线作业困难度及避免发生短路问题，实为目前亟待达成的 目标。

发明内容

鉴于以上现有技术缺点，本发明的一目的是提供一种多芯片堆叠 结构及其制法，从而可在不额外增加封装结构面积及高度原则下，进 行多层芯片的堆叠。

本发明的另一目的是提供一种多芯片堆叠结构及其制法，可以适 用于薄型电子装置。

本发明的又一目的是提供一种多芯片堆叠结构及其制法，得以降 低焊线作业困难度及避免焊线碰触芯片而发生短路问题。

为达到上述目的，本发明提供一种多芯片堆叠结构的制法，包括： 提供一具相对第一及第二表面的芯片承载件，以将一第一芯片及一第 二芯片接置于该芯片承载件第一表面，并通过焊线电性连接至该芯片 承载件；将一第三芯片间隔一黏着层而同时堆叠于该第一及第二芯片 上，其中该第三芯片是呈阶状方式接置于该第一芯片上，且避免接触 至该第一及第二芯片的焊线；以及利用焊线电性连接该第三芯片及芯 片承载件。该第一、第二及第三芯片于单边表面设有多个焊垫，该第 一及第三芯片例如为内存芯片，该第二芯片例如为控制芯片，该黏着 层例如为绝缘的胶带(tape)。