[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，包括：

具有表面的半导体基板；

在上述半导体基板的上述表面的上方形成的、能够可逆地采用非晶质状态及结晶质状态的相变膜；和

在上述半导体基板的上述表面的上方形成的、具有比上述相变膜的电阻率低的电阻率的导电膜，

上述相变膜和上述导电膜构成叠层结构，

上述叠层结构作为在上述半导体基板的上述表面上平行地延伸的布线起作用，

上述导电膜使平行方向的电流在上述半导体基板的上述表面上流动。

2.根据权利要求1所述的半导体器件，还包括：

在上述半导体基板的上述表面上相邻形成的、分别具有源极、漏极、栅极的第1及第2 MISFET；和

分别连接上述第1及第2 MISFET的各源极和上述相变膜的第1及第2插塞，

上述第1及第2 MISFET的各源极在上述半导体基板的上述表面上，空出规定的距离而相邻，

在上述半导体基板的上述表面的俯视图中，横跨上述第1及第2插塞形成上述叠层结构。

3.根据权利要求2所述的半导体器件，

上述第1及第2 MISFET的各栅极在第1方向上延伸，各源极在与上述第1方向不同的第2方向上相邻；

包括多组上述第1及第2 MISFET以及上述第1及第2插塞中的一组，以便使其在上述第1方向上空出规定的距离而相邻；

在上述半导体基板的上述表面的俯视图中，以条纹状配置上述叠层结构，从而在上述第1方向上延伸。

4.根据权利要求3所述的半导体器件，

还包括：电连接到上述多组中的至少一组的上述第1及第2 MISFET的各漏极的、在上述第2方向上延伸的位线，

上述多组中的各上述第1及第2 MISFET阵列状地被配置在上述半导体基板的上述表面上，

上述叠层结构是在第1方向上延伸的源极线，

上述多组的各上述第1及第2 MISFET的上述栅极是字线，

在上述多组中，与上述相变膜的上述第1及第2插塞连接的部分是存储元件。

5.根据权利要求4所述的半导体器件，

还包括：在上述半导体基板的上述表面上形成的、在上述第1方向上空出规定的距离而相邻的上述多组之间使上述第1及第2 MISFET绝缘的多个元件隔离膜，

在上述半导体基板的上述表面的俯视图中，以条纹状配置上述多个元件隔离膜，从而在上述第2方向上延伸，

在上述多个元件隔离膜间配置上述第1及第2 MISFET，

在上述半导体基板的上述表面中，空出规定的距离配置上述第1及第2MISFET的各源极，通过利用位于其间的栅极的电场隔离方式进行隔离。

6.根据权利要求5所述的半导体器件，

上述元件隔离膜、上述第1及第2 MISFET的上述栅极以及上述叠层结构中的每一个，都在上述半导体基板的上述表面的俯视图中，以固定间距的条纹状配置，

在上述半导体基板的上述表面的俯视图中，在位于上述元件隔离膜之间的有源区域和上述栅极间的空间的交点处以固定的间距配置上述第1及第2插塞。

7.根据权利要求2至权利要求6中任意一项所述的半导体器件，还包括：

在上述叠层结构中至少两点电连接，具有比上述叠层结构的电阻率低的电阻率的分流布线。

8.根据权利要求1至权利要求6中任意一项所述的半导体器件，

还包括：连接到上述叠层结构的通路用或接触用的插塞，

上述插塞的熔点在上述相变膜的熔点以上。

9.根据权利要求8所述的半导体器件，

上述插塞为多个；

上述多个插塞的每一5都连接到上述导电膜的一个主面上。