[发明专利]存储器件

说明书

背景技术

快闪存储器件具有EPROM和EEPROM的优点，EPROM具有编程和擦除特性，EEPROM具有电编程和擦除特性。快闪存储器件能够存储1位数据并进行电编程和擦除操作。

如在例图1中所示，快闪存储器件可以包括形成在硅半导体衬底1上和/或上方的薄隧道氧化物层3、形成在隧道氧化物层3上和/或上方的浮置栅极4、形成在浮置栅极4上和/或上方的绝缘层5、形成在绝缘层5上和/或上方的控制栅极6、和形成在硅半导体衬底1上和/或上方的源极/漏极区2。

发明内容

实施方案涉及一种存储器件，其包括：掺杂有第一导电杂质的区域；掺杂有第二导电杂质并形成在所述掺杂有第一导电杂质的区域上和/或上方的第一多晶硅层；形成在所述第一多晶硅层上和/或上方并掺杂有第一导电杂质的第二多晶硅层；形成在所述第一多晶硅层的横向侧的电荷捕获层；和形成在所述电荷捕获层的横向侧的控制栅极。

实施方案涉及一种存储器件，其包括：掺杂有第一导电杂质的区域；掺杂有第二导电杂质并形成在所述掺杂有第一导电杂质的区域上和/或上方的第一多晶硅层；形成在所述第一多晶硅层上和/或上方并掺杂有第一导电杂质的第二多晶硅层；形成在所述第一多晶硅层的两个横向侧的电荷捕获层；和形成在所述电荷捕获层的横向侧的第一和第二控制栅极。

实施方案涉及一种存储器件，其包括：形成在半导体衬底中的源极和漏极区；形成在所述源极和漏极区之间的沟道区；与所述沟道区相邻的电荷捕获层；和与所述电荷捕获层相邻的控制栅极，其中所述源极区、沟道区和漏极区垂直对准，并且所述沟道区、电荷捕获层和控制栅极水平对准。

实施方案涉及一种存储器件，其包括：形成在半导体衬底中的源极区、共沟道区和漏极区，其中所述源极区、共沟道区和漏极区沿第一方向对准；在所述共沟道区中捕获电荷的多个电荷捕获层；和向其施加控制电压的多个控制栅极。

附图说明

例图1示出快闪存储器件。

例图2～9示出根据实施方案的快闪存储器件。

具体实施方式

在以下实施方案的说明中，当描述层(膜)、区域、图案或结构形成形成在层(膜)、区域、图案或结构的“上/上面/上方/上部”或“下/下面/下方/下部″时，是指它们直接与所述层(膜)、区域、图案或结构接触，或它们通过在其间插入其它的层(膜)、区域、图案或结构而与所述层(膜)、区域、图案或结构间接接触。因此，其含义必须基于本发明的范围来确定。

如在例图2和3中说明的，根据实施方案的快闪存储器件可包括半导体衬底，在其上形成掺杂有第一导电杂质的区域110。第一导电杂质可以包括N-型杂质如磷(P)或砷(As)，或P-型杂质如硼(B)。根据实施方案，第一导电杂质包括N-型杂质。此外，所述半导体衬底可以掺杂有N-型杂质。

可以在掺杂有第一导电杂质的区域110上和/或上方形成第一多晶硅层120。第一多晶硅层120可以掺杂有不同于所述第一导电杂质的第二导电杂质。如果第一导电杂质是N-型杂质，那么第二导电杂质是P-型杂质，因此第一多晶硅层120形成P-阱。

可以在第一多晶硅层120上和/或上方形成第二多晶硅层130。第二多晶硅层130可以掺杂有第一导电杂质。

因此，掺杂有第一导电杂质的区域110、第一多晶硅层120和第二多晶硅层130可以形成垂直堆叠结构，其顺序掺杂有N-型杂质/P-型杂质/N-型杂质。

可以在第一多晶硅层120和第二多晶硅层130的两侧横向形成电荷捕获层140。电荷捕获层140可以包括绝缘层。如例图3中所示，根据实施方案，电荷捕获层140可以包括ONO层，其中顺序沉积第一氧化物层141、氮化物层142和第二氧化物层143。具有ONO层的电荷捕获层140可包括选自SiO₂-Si₃N₄-SiO₂、SiO₂-Si₃N₄-Al₂O₃、SiO₂-Si₃N₄-Al₂O₃、和SiO₂-Si₃N₄-SiO₂-Si₃N₄-SiO₂中的一种。