[发明专利]高压半导体器件的制造方法

说明书

本申请基于2006年10月7日申请的韩国专利申请No.10-2006-0104778并要求享有其优先权，在此引入其全文作为参考。

技术领域

本发明涉及一种半导体器件，且尤其涉及一种高压半导体器件的制造方法。

背景技术

一般地说，需要高压的高压半导体器件的制造工艺用于各种技术，例如液晶显示器(LCD)、驱动集成电路、有机发光二极管(OLED)、功率集成电路，等等。

高压半导体器件的制造工艺可采用以片上系统(system on chip，SOC)的形式来集成高压器件、中压器件、及低压器件的方法。

通过高压半导体器件的制造工艺制造的高压器件应具有高压运行特性，即高击穿电压特性。因此，长时间地执行高温扩散工艺以形成高压器件的阱。同样，为了形成上述的阱，需要光对准键(photo alignment key)。同样，为了形成该光对准键，要执行零位工艺(zero process)。

该零位工艺是纯粹地形成该光对准键的工艺，在取得实际器件时不具有方向关系。

详细地，以下将结合图1A至图1D说明现有技术中的用于制造高压半导体器件的常规工艺。

图1A至图1D是用于解释根据现有技术用于SOC集成电路的半导体器件的制造方法的剖面图。

首先，如图1A所示，在半导体衬底10上形成氧化物膜11，将该衬底定义成用于形成对准键的键区(Key)、用于形成低压器件(或中压器件)的低压区(LV)、及用于形成高压器件的高压区(HV)。

下一步，执行第一掩模工艺以形成第一光致抗蚀剂图案12，使得在该氧化物膜11上，处于该键区中的一部分半导体衬底10是暴露的。

下一步，利用第一光致抗蚀剂图案12作为掩模，通过执行蚀刻工艺13，在该键区暴露出的半导体衬底10中形成沟槽14。这时，该沟槽14作为半导体衬底10与掩模设备之间的对准键。

下一步，如图1B所示，在除去第一光致抗蚀剂图案12之后，通过第二掩模工艺，在包括沟槽14的氧化物膜11上形成第二光致抗蚀剂图案15。这时，第二光致抗蚀剂图案15是在对准键基础上形成为具有这样一种结构：用于形成高压PMOS晶体管的高压PMOS区(HPM)是打开的。

下一步，利用第二光致抗蚀剂图案15作为掩模，通过执行离子注入工艺16，用N型杂质掺杂该高压PMOS区(HPM)中的半导体衬底10。

下一步，如图1C所示，在除去第二光致抗蚀剂图案15之后，通过第三掩模工艺，在包括沟槽14的氧化物膜11上形成第三光致抗蚀剂图案17。这时，第三光致抗蚀剂图案17是在对准键基础上形成为具有这样一种结构：用于形成高压NMOS晶体管的高压NMOS区(HNM)是打开的。

下一步，利用第三光致抗蚀剂图案17作为掩模，执行离子注入工艺18。因此，该高压NMOS区(HNM)中的半导体衬底10是用P型杂质掺杂的。

下一步，如图1D所示，在除去第三光致抗蚀剂图案17之后，通过长时间执行高温热扩散工艺，将所掺杂的N型杂质和P型杂质扩散。所以，该高压PMOS区(HPM)中的半导体衬底10和该高压NMOS区(HNM)中的半导体衬底10形成有N阱19a和P阱19b。这时，借助执行热扩散工艺时所应用的热，可在包括沟槽14的半导体衬底10的表面上形成热氧化物膜20。

下一步，通过执行浅沟槽隔离(STI)工艺，形成用于隔离键区(Key)、高压区(HV)、和低压区(LV)的多个器件隔离层。

下一步，在该高压区(HV)中的半导体衬底10上形成高压NMOS晶体管和高压PMOS晶体管。根据现有技术，在低压区(LV)中的半导体衬底10上形成该低压NMOS晶体管和低压PMOS晶体管。

换句话说，如从图1A至1D可了解到的，现有技术形成需用于在高压器件中形成阱的光对准键。并且，执行零位工艺以形成该光对准键。

因此，半导体器件的制造工艺复杂，并且制造成本比希望的要高。

发明内容

本发明提供简化片上系统的制造工艺的高压半导体器件的制造方法。

本发明所公开的方法在制造上述器件时无需执行用于形成光对准键的零位工艺，因而可简化工艺并提高可靠性。