[发明专利]对非易失性存储器件生成编程电压的电路和方法

说明书

相关申请交叉引用

本申请要求于2006年10月10日提交的韩国专利申请第10-2006-0098643号的优先权，其主题通过引用并入这里。

技术领域

本发明涉及一种非易失性存储器件。更具体地说，本发明涉及一种能够根据施加到器件中的存储单元的编程/擦除操作数目来生成编程电压的非易失性存储器件。

背景技术

电可擦除/可编程非易失性存储器件即使在停止供电时也能够保持数据。闪存是电可擦除/可编程非易失性存储器件的一个代表性示例。

特别地，NAND型闪存具有串结构，其中多个闪存单元串联，因此可以容易地集成并且可以以低成本制造。为此，NAND型闪存已被用作各种类型的便携产品的数据存储器。

利用被称为F-N隧道效应的物理现象来编程或擦除闪存内的存储单元。现在将描述与闪存中的存储单元的编程或擦除相关的某些一般原理。

在擦除操作期间，地电压被施加到存储单元晶体管的控制栅极，并且高电压(即，大于规定供电电压的电压)被施加到与该存储单元相关的半导体衬底(或基体(bulk))。在这些擦除偏压条件下，在浮置栅极(floating gate)与基体之间形成强的电场。由于在浮置栅极和基体上出现的大电压差，浮置栅极上累积的电子通过F-N隧道效应放电到基体。换而言之，擦除的单元晶体管的阈值电压在负方向上移动。

在存储单元的编程操作期间，高电压(即，大于供电电压的电压)被施加到构成单元晶体管的控制栅极，并且地电压被施加到该单元晶体管的漏极和基体。在这些偏压条件下，电子通过F-N隧道效应注入到单元晶体管的浮置栅极上。换而言之，编程的单元晶体管的阈值电压在正方向上移动。

图1是作为非易失性存储器件的示例提供的NAND型闪存器件100的框图。NAND型闪存器件100大体上包括存储单元阵列110、行译码器130和页面缓冲电路150。

存储单元阵列110被划分成多个存储块(未示出)，每一个存储块包括在行方向上延伸的多个串110_1到110_M。为了方便说明，图1仅示出了一个存储块。

串110_1到110_M的每一个包括串选择晶体管SST、地选择晶体管GST、以及串联在串选择晶体管SST和地选择晶体管GST之间的多个存储单元晶体管MCT<0>到MCT<N-1>。

串选择晶体管SST的栅极连接到串选择线SSL，并且串选择晶体管SST的漏极连接到相应位线BLe或BLo。地选择晶体管GST的栅极连接到地选择线GSL，并且源极连接到公共源极线CSL。存储单元晶体管MCT<0>到MCT<N-1>的每一个的控制栅极连接到字线WL<0>到WL<N-1>中的相应字线。

这里，由行译码器130响应于预定定时控制信号(未示出)，控制施加到线SSL、WL<0>到WL<N>以及GSL的每一个的电压，并且由页面缓冲电路150中的页面缓冲器(未示出)控制每对相邻位线BLe和BLo上出现的电压。

可以使用本领域技术人员公知的常规方法来控制线SSL、WL0到WLn和GSL以及位线对BLe和BLo。因此，为了简明起见，将省略更详细的描述。

通常，使用递增阶跃脉冲编程(ISPP)方法来编程各个单元晶体管。在ISPP方法中，对存储单元重复编程、同时逐渐增加编程电压，从而准确控制该存储单元的阈值电压分布。

图2是在常规ISPP方法的操作内施加到非易失性存储器件的编程电压VPGM的示例性时序图。如图2所示，编程电压VPGM从起始电压VSTART开始，按阶跃电压VSTEP递增。

在非易失性存储器件中重复执行的编程和/或擦除操作越多，编程所需的编程时间越短。编程时间被缩短主要是由于公知的电荷俘获效应。“电荷俘获”是指这样的现象，其中注入浮置栅极的某些电子在编程操作期间被浮置栅极与基体之间存在的氧化层所俘获。因此，执行的编程/擦除操作越多，电荷俘获效应变得越大。

更具体地，电荷俘获效应与非易失性存储单元上的单元晶体管相关联。随着氧化层中出现的俘获的电荷数量增加，需要注入更少的电子来编程单元晶体管。结果，编程时间减少。