[发明专利]一种容错存储器及其纠错容错方法

说明书

技术领域

本发明涉存储器容错的技术领域，具体地说，本发明涉及一种容错存储 器及其纠错容错方法。

背景技术

随着超大规模集成电路工艺不断向纳米级推进，对芯片尺寸和性能的 要求也不断提高。从摩尔定律可以看出，芯片的速度和性能每18个月就 翻一翻，集成电路的密度也以每两年翻一翻的速度前进，内嵌式存储器逐 渐变为集成电路芯片的主体。在集成电路制造技术在缩短了电路几何面积 的同时，即使存储器比特位缺陷密度随着工艺的不断提高而不断下降-- 小于1％，甚至小于0.1％；但是存储器电路级的失效密度不再停留在1％ 的量级，其将会高达10％～50％左右，由此大大降低了存储器的可靠性， 直接降低了存储器的成品率。因此需要具有容错和修复性能的存储器结 构，提高存储器成品率，降低芯片成本。

目前业界对容错存储器的设计采用几种不同的方式。

一种是单纯地为存储器设计纠错码结构。这种方法通过对存储器的字 段增加纠错码实现对软错误的容忍，比如增加奇偶校验码、汉明纠错码、 双检错单纠错码等。这种方法可以有效地避免软故障和极少单比特位的硬 故障。增加纠错码的带来的硬件开销也随着纠错能力的增加指数增加。

一种是在存储器结构中增加简单的二维冗余结构，使用存储器内建自 修复方法，修复部分有故障的存储单元。这种方法通过对二维存储器增加 少量的冗余行或冗余列结构，使用自修复电路，修复存储器内有故障的存 储单元。但是少量的二维冗余结构，已经不能满足高缺陷密度下存储器存 在故障的存储单元的需求，使用该种方法获得的存储器可靠性并不高。

还有一种是在存储器中同时增加纠错码和冗余结构。由于硬件开销的 限制，使得纠错码不能达到100％的可靠性，为了弥补这一损失，使用二 维冗余替换可以在一定程度上增加存储器的可靠性。但这种方法只是单纯 地对大块存储器添加少量行/列冗余器件，在高缺陷密度情况下，受限于冗 余器件分布的限制，大量失效的存储单元不能被有效地替换。并且使用这 种冗余替换带来时延开销，大大降低了存储器的性能。

另一方面，芯片的三维互连技术已逐渐成为芯片制造业的趋势并得以 实现，该三维互连技术是通过把平面互连硅片100中的逻辑块101～105 用短的垂直互连线连接形成三维硅片堆叠结构110(该三维硅片堆叠结构 110包括逻辑块111～115)，如图1所示。这种技术将芯片的各个逻辑结构 由二维互连变成三维互连，大大缩短了各个逻辑间通信线的长度，提高了 芯片性能，缩小了芯片面积。这种技术也可以在每层硅片上集成单一的逻 辑模块121～125，通过三维互连，形成功能多样的集成电路120(即 Integrated circuit，缩写为IC)，大大降低了芯片各逻辑模块的设计复杂度， 缩短了互连线的延迟，提高了芯片性能(可参考图1、2)。

发明内容

本发明的一个主要目的是将三维互连技术与容错技术相结合，提供一 种便于扩展的三维容错存储器结构，以充分利用存储器的三维特性，在保 证存储器的性能的同时缩短存储器的修复周期，降低芯片的制造成本，提 高存储器的成品率。

本发明的另一个主要目的是提供一种对存储器进行三维分层次的内 建自测试、自诊断、自修复的纠错容错方法，以充分利用内建的层次化分 布的存储器结构特点，降低对仪器的依赖，缩短存储器在自测试、自诊断 上的时间开销，缩短存储器上电后到实时运行之间的时间开销，提高存储 器的冗余分配性能，进而使存储器获得最好的可靠性。

为实现本发明的第一个发明目的，本发明提供的容错存储器包括：

第1层存储器阵列、第1层译码逻辑、公有冗余行、公有冗余列和第 1层存储器纠错容错电路，所述第1层存储器阵列由若干个第0层存储器 组成；所述第0层存储器包括第0层存储器阵列、第0层译码逻辑、私有 冗余行、私有冗余列和第0层存储器纠错容错电路；所述第0层存储器阵 列由若干个存储器字组成。

上述技术方案中，该容错存储器结构还包括用于全局容错的全局冗余 结构。

上述技术方案中，所述全局冗余结构包括由第0层存储器构成的基本 冗余单元阵列、全局译码逻辑和全局纠错容错电路。

上述技术方案中，所述容错存储器结构制作在具有三维互连结构的硅 片上。

上述技术方案中，所述存储器字包括数据位和纠错码位。

上述技术方案中，所述全局冗余结构的冗余粒度为第0层存储器。