[发明专利]一种增强保护电路过电流能力的放电单元及其制作方法

说明书

技术领域

本发明涉及静电放电(ESD)保护电路的设计领域，尤其涉及一种增强保护电路过电流能力的放电单元及其制作方法。

背景技术

在集成电路芯片的制造工艺和最终的系统应用中，都会出现静电放电(Electrostatic discharge ESD)的事件。这种静态瞬间放电的相关能量极有可能破坏当前集成电路芯片中的脆弱器件。外部端子或焊盘(PAD)是集成电路芯片与外界之间的连接点，因此作为ESD的通路。作用于一个焊盘的ESD可能会把很高的电压耦合到与此焊盘连接的集成电路芯片的内部器件中去，导致某些脆弱的器件被破坏。因此在封装时的集成电路芯片每个与外部连接的焊盘都需要装保护电路。

通常ESD模式有四种：放电总线VSS接地，电源总线浮置，焊盘上施加了正脉冲(PS模式)；放电总线VSS接地，电源总线浮置，焊盘上施加了负脉冲(NS模式)；电源总线接地，放电总线VSS浮置，焊盘上施加了负脉冲(ND模式)；电源总线接地，放电总线VSS浮置，焊盘上施加了正向脉冲(PD模式)。

典型的芯片焊盘上保护电路，请参阅图1。集成电路芯片1与外部连接的焊盘2的保护电路由一栅极接电源总线VDD的PMOS管和栅极接放电总线VSS的NMOS管组成。这种典型的保护电路的原理是通过触发保护电路PMOS和NMOS寄生的双极晶体管来形成ESD的电流回路，避免ESD产生的大电流破坏与焊盘2的连接的集成芯片内部脆弱部件。然而这种寄生双极晶体管的过电流能力较差，在遇到较大的静电放电电流时，这种寄生双极晶体因其较差的过电流承受能力，仍然会使部分静电放电电流通过集成电路芯片1的内部器件形成回路，导致此回路中集成芯片1中脆弱器件被破坏。

发明内容

本发明的目的在于提供一种增强保护电路过电流能力的放电单元及其制作方法，可解决目前的ESD保护电路的过电流能力较差导致集成电路芯片的内部脆弱器件被破坏的问题。

本发明的增强保护电路过电流能力的放电单元，保护电路与集成电路芯片的焊盘连接，具有电源总线和放电总线。放电单元包括达林顿结构的复合晶体管，具有一个输入端和一个输出端；输入端与焊盘连接，输出端与放电总线/电源总线连接。

放电单元由第一NPN型双极型晶体管和第二NPN型双极型晶体管组成达林顿结构的复合晶体管，第一电阻以及第二电阻组成。NPN双极型晶体管包括基极，发射极和集电极。第一NPN管的基极与第二NPN管的基极通过第一电阻连接之后通过第二电阻与放电总线连接；放电单元的输入端为两个NPN管的集电极，放电单元的输出端为第二NPN管的发射极，并与放电总线进行连接。

放电单元由第一PNP型双极型晶体管和第二PNP型双极型晶体管组成达林顿结构的复合晶体管，第三电阻组成，PNP双极型晶体管包括基极，发射极和集电极；第一PNP管的基极通过第三电阻与电源总线进行连接，第一PNP管的发射极与第二PNP管的基极连接；放电单元的输入端为第二PNP管的发射极，输出端为第一和第二PNP管的集电极并与电源总线进行连接。放电单元由第一PNP型双极型晶体管和第二PNP型双极型晶体管组成达林顿结构的复合晶体管，第三电阻和第四电阻组成。第一PNP管的基极通过第四电阻与第二PNP管的基极连接后通过第三电阻与电源总线进行连接；放电单元的输入端为第二PNP管的发射极，输出端为第一和第二PNP管的集电极并与电源总线进行连接。

本发明保护电路放电单元的制作方法，它包括在提供的衬底上制作P阱和N阱，制作N型和P型掺杂区作为引线区或晶体管的集电极和发射极，利用浅槽隔离对所述掺杂区隔离。放电单元为两个NPN双极型达林顿结构的复合晶体管或两个PNP双极型达林顿结构的复合晶体管。当放电单元为第一NPN双极型晶体管和第二NPN双极型晶体管组成达林顿结构的复合晶体管时，放电单元的输出端为所述第二NPN管的发射极，所述第一NPN双极型晶体管的P型基极与作为P型基极引线区的P型掺杂区采用N型阱隔离；放电单元的输入端为所述第一NPN管和第二NPN管的集电极，采用N阱或者所述浅槽隔离将所述两NPN管的集电极隔离。当放电单元为两PNP双极型达林顿结构的复合晶体管时，放电单元的输出端为两PNP管的集电极，采用所述P阱或所述浅槽隔离进行隔离。

与目前的保护电路相比，本发明保护电路的放电单元通过采用达林顿结构的复合管作为放电单元，可有效地增强保护电路的过电流能力，同时通过阱隔离或浅槽隔离达到制作衬底电阻或阱电阻的目的，可有效增大放电单元中电阻的阻值，达到小的电流就可让放电单元导通的目的。同时阱隔离的制作可有效增大放电单元的放电效率。

附图说明