[发明专利]硬掩膜层的形成方法及刻蚀方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种硬掩膜层的形成方 法及刻蚀方法。

背景技术

半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底 上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功 能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器 件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体 工艺制作结果的影响也日益突出。

以硬掩膜技术为例，当半导体工艺进入90nm以后，因光刻尺寸越 来越小，常需要在晶片表面形成硬掩膜层配合光刻胶形成掩膜图形。

图1至图4为说明现有技术中利用硬掩膜形成刻蚀图形的示意图。 其中，图1为现有技术中形成硬掩膜后的器件剖面示意图，如图1所示， 在衬底101上形成了待刻蚀层102，在待刻蚀层102上形成了硬掩膜层 103。

该硬掩膜层103通常为利用化学气相沉积方法在低温下形成的氧化 硅层(LTO，Low Temperature Oxide)，通常较为疏松，且表面也较为粗 糙。

图2为现有技术中形成光刻胶图形后的器件剖面示意图，如图2所 示，利用旋涂的方式在硬掩膜层103上覆盖一层光刻胶104，并利用光 刻技术在光刻胶内形成刻蚀图形。但是，如图中110所示，由于晶片表 面的硬掩膜层103较为疏松、粗糙，光刻显影时显影液易向该硬掩膜层 103内发生不均匀地扩散，导致光刻胶在显影时发生不正常，显影后得 到的光刻图形易出现足部(footing)110现象。

图3为现有技术中形成硬掩膜图形后的器件剖面示意图，如图3所 示，利用光刻胶104形成的刻蚀图形为掩膜，对硬掩膜层103进行刻蚀， 以将该刻蚀图形转移至硬掩膜层103中。由于光刻胶104内出现了足部 110现象，在硬掩膜层103内形成的图形120也会随之出现形状不规则、 侧壁垂直度不佳的现象。

图4为现有技术中形成刻蚀图形后的器件剖面示意图，如图4所示， 以光刻胶104及硬掩膜层103内形成的图形为掩膜，对待刻蚀层102进 行刻蚀，在待刻蚀层102内形成刻蚀图形130。同样地，由于掩膜的图 形质量不佳，以其为掩膜在该待刻蚀层102内形成的刻蚀图形130也会 出现形状不规则，侧壁垂直度不佳的现象。从显微镜下观察晶片表面， 表现为形成的刻蚀图形边缘不清晰。

当晶片表面硬掩膜层较为疏松、粗糙时，不仅会出现上述光刻图形 异常，进而导致刻蚀图形质量不佳的现象，还会影响到光刻可以达到的 关键尺寸(CD，Critical Dimension)，以及最终得到的光刻、刻蚀图形 的关键尺寸的一致性。尤其对于小尺寸的器件，器件的性能，如击穿电 压特性(VBD，Voltage Break Down)，也会受到明显的影响。

为解决刻蚀过程中刻蚀图形关键尺寸出现偏差的问题，于2005年1 月19日授权的公告号为CN1185548C的中国专利采用了一种厚度较大 的氮氧化硅层作为硬掩膜层，使待刻蚀层表面的反射光被完全吸收，改 善了因硬掩膜层表面粗糙而导致的关键尺寸不一致的现象。但因硬掩膜 层疏松而导致的光刻图形质量不佳的问题仍然存在。另外，厚氮氧化硅 层在去除时较为不易，该方法对器件性能的改善有限。

发明内容

本发明提供一种硬掩膜层的形成方法及刻蚀方法，以改善现有的刻 蚀技术中因硬掩膜层疏松、粗糙而导致的刻蚀图形质量不佳的现象。

本发明提供的一种硬掩膜层的形成方法，包括步骤：

提供衬底；

在所述衬底上形成初始硬掩膜层；

对所述初始硬掩膜层进行等离子体处理，形成硬掩膜层。

可选地，所述初始硬掩膜层包括低温氧化硅层。

可选地，所述等离子体处理包括氧气等离子体处理。

优选地，所述氧气的流量在100至300sccm之间。

优选地，所述等离子体处理的时间在10至60秒之间，所述等离子 体处理的功率在500至1000W之间，所述等离子体处理的压力在5至 10mTorr之间。

本发明具有相同或相应技术特征的一种刻蚀方法，包括步骤：

提供衬底，且所述衬底上已形成待刻蚀层；

在所述待刻蚀层上形成初始硬掩膜层；

对所述初始硬掩膜层进行等离子体处理，形成硬掩膜层；

利用光刻胶在所述硬掩膜层上形成光刻图形；