[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，特别是涉及一种不需芯片承载件的半导体封装件及其制法。

背景技术

传统半导体芯片是以导线架(Lead Frame)作为芯片承载件以形成一半导体封装件。该导线架包含一芯片座及形成于该芯片座周围的多个导脚，待半导体芯片黏接至芯片座上并以焊线电性连接该芯片与导脚后，经由一封装树脂包覆该芯片、芯片座、焊线以及导脚的内段而形成该具导线架的半导体封装件。

以导线架作为芯片承载件的半导体封件的型态及种类繁多，就四边扁平无导脚(Quad Flat Non-leaded，QFN)半导体封装件而言，其特征在于未设置有外导脚，即未形成有如现有四边形平面(Quad Flat package，QFP)半导体封装件中用以与外界电性连接的外导脚，如此，将得以缩小半导体封装件的尺寸。

但是，伴随着半导体产品轻薄短小的发展趋势的日益重要，传统导线架往往因其厚度的限制，而无法进一步缩小封装件的整体高度，因此，业界便发展出一种无承载件的半导体封装件，通过减低公知的导线架厚度，以令其整体厚度得以较传统导线架式封装件更为轻薄。

请参阅图1A至图1E，美国专利第6,884,652号公开一种不需芯片承载件的半导体封装件的制法，首先是于一铜板10上敷设一如玻纤浸树脂(Prepreg，PP)或ABF(Ajinomoto Build-up Film)的介电层11，并于该介电层11的预定部位开设多个开口110，以通过电镀方式敷设一焊料12于各该介电层的开口110中(如图1A所示)；接着以无电解电镀(Electroless Plating)或溅镀(Sputtering)方式形成一第一薄铜层13于该介电层11及焊料12上(如图1B所示)；再以电镀方式敷设一第二铜层14于该第一薄铜层13上，且图案化(Patterning)该第一薄铜层及13第二铜层14以形成多个导电线路，而使各该导电线路具有一终端141，再以电镀方式敷设一金属层15于各该导电线路的终端141上(如图1C所示)；复接置至少一芯片16于该导电线路的预定部位上，并通过多条焊线17电性连接该芯片16至该敷设有金属层15的终端，且形成一封装胶体18以包覆该芯片16及焊线17(如图1D所示)；以及以蚀刻(Etching)方式移除该铜板10，而使该介电层11及焊料12外露(如图1E所示)。

然而于前述制法中，需利用介电层开口110定义出供芯片16与外界电性连接的终端(即焊料12)位置，该用以形成焊料12的介电层开口110尺寸必满足预定的大尺寸(如400微米)，且此使用的介电层如玻纤浸树脂(Prepreg，PP)或ABF(Ajinomoto Build-up Film)并非感光材料(photosensitive material)，因此不能以黄光制程形成，为此，传统上多采用激光烧制方式形成该开口110，但是如此不仅增加制程时间且提高制程成本。

再者，由于该导电线路厚仅5-10微米，且与封装胶体的结合力差，因此于该导电线路外露的终端与封装胶体间容易发生脱层问题。

因此，如何提供一种不需芯片承载件的半导体封装件及其制法，既可避免于介电层中形成大尺寸开口所导致制程不便及成本高等问题，同时亦可提供导电线路终端具镶嵌能力而不易发生脱层问题，实为目前业界亟待解决的问题。

发明内容

有鉴于前述现有技术问题，本发明的一目的在于提供一种不需芯片承载件的半导体封装件及其制法，同时避免于介电层中形成大尺寸开口所造成制程不便及成本增加问题。

本发明的另一目的在于提供一种导电线路具有镶嵌能力的半导体封装件及其制法。

本发明的又一目的在于提供一种半导体封装件及其制法，避免导电线路终端与封装胶体发生脱层问题。

为达到上述目的，本发明提供一种半导体封装件的制法，包括：敷设第一阻层于一金属载具上，并于该第一阻层的预定部位开设多个贯穿的开口，以外露出该金属载具；于该开口中形成导电金属层；移除该第一阻层，并于该金属载具上形成导电金属层的一侧覆盖一介电层，并令该介电层形成有盲孔(blind via)以露出部分导电金属层；于该介电层上形成导电线路及于该盲孔中形成导电柱，并使该导电线路通过该导电柱而电性连接至该导电金属层；将至少一芯片电性连接至该导电线路；形成一封装胶体以包覆该芯片及导电线路；以及移除该金属载具，藉以外露出该介电层及导电金属层。