[发明专利]测量集成电路芯片间传输的数据信号的信号特性的方法和系统

说明书

技术领域

本发明一般涉及板级传输线驱动器与接收器，特别涉及对在电路板上的集成电路驱动传输线耦合元件之间传输数据的数据通道进行测试的方法。

背景技术

数字计算机系统具有持续提高系统所用处理器的速度的历史。由于计算机系统已经向着多处理器系统变化，处理器和存储器系统之间的共享信息也已产生了对离片(off-chip)通信网络的提高的速度的需求。设计者通常对片上(on-chip)通信通道拥有与离片通信通道相比更好的控制。离片通信通道较长，具有较高的噪音、阻抗不匹配，并具有与片上通信通道相比较大的不连续性。由于离片通信通道具有较低的阻抗，它们需要较大的电流、因此需要较大的功率来驱动。

当使用片间高速通信(signaling)时，信号线之间的噪音和耦合(串扰)影响信号品质。减轻噪音与耦合的有害影响的一种方法是通过使用差动通信。差动通信包含向差动接收器发送信号及其补码(complement)。通过这种方式，噪音和耦合同等地影响信号及补码。差动接收器仅仅检测信号及其补码之间的不同，因为噪音和耦合代表共模信号。因此，差动通信可抵抗噪音与串扰在信号品质上具有的影响。

当高速数据在芯片之间被传输时，信号线通过其传输线参数被特征化。如果传输线不是在与传输线特征阻抗匹配的阻抗上端接(terminate)，高速信号常常遭受反射。反射可能在驱动器与接收器之间来来回回地传播，并且当在接收器上检测信号时降低了裕量(margin)。因此，为了控制过冲(overshoot)、下冲(undershoot)并提高信号品质，对于所有的高速信号，通常需要某些形式的端接。对于差动通信，使用平行(parallel)传输线。每个传输线可关于其个体的特征阻抗被端接，或者，差动对可用两传输线之间等于差动线阻抗的电阻端接。

传输线系统通过噪音、传播速度、损耗以及由于不完美的端接引起的反射来特征化。因此，被接收到的信号不是以可重复的方式在逻辑电平(logic level)之间跳变。即使是当在同一时钟时间被触发跳变到一逻辑电平的时候，线驱动器可能不能每次严格相同地做到这一点。在定时和电压电平上的这些变化可通过使用在时间窗口中查看被接收信号的示波器系统进行查看。在此时间窗口中信号的快照可通过触发示波器系统以便在与产生该数据信号的时钟同步的时钟时间开始时间扫描进行显示。该数据信号的结果得到的逻辑状态跳变可显示为“可见图(eye diagram)”，其中，上升和下降时间以及逻辑1与逻辑0电压电平将被“污染(smear)”到取决于它们相对于触发时钟跳变的变化性以及测量系统中的任何变化性的程度。

由于结果得到的显示将取决于接收器上的时钟触发信号是如何得出的，对于数据传输系统来说，没有“唯一(one)”可见图。可能的触发信号的某些实例如下：

1)与数据信号同步且以同样的速率的时钟信号触发。

2)以数据速率的某些通常涉及2的幂(例如4、16等)的分频比的分频时钟触发信号。

3)型态(pattern)触发，它是每次型态重复提供一次触发的信号。

4)数据自身可被用作触发。

5)最后，触发信号是通过在数据信号上使用时钟恢复得出的。

当用于构建可视图(eye pattern)时，这些方法中的每一种提供不同的结果。1)中的时钟触发提供一种在一个显示中包含所有可能的位跳变的经典可见图。2)中的分频时钟触发也产生一可见图，且这在用于产生可见图的设备具有低于被查看信号的数据速率的触发输入带宽时可能是有用的。这种方法将产生好的可见图，除非数据信号被分频比分频后的型态长度(pattern length)为整数。在这种情况下，触发信号将总是与型态中相同的位重合，同时，一贯地丢失型态的其它部分。这将导致产生不完整的可见图。

3)中的型态触发用于显示数据型态中单独的位。如果型态长且查看时间仅仅包括一些位跳变，则每个被触发的扫描中将查看特定的一组位。为了查看整个型态，需要将查看时间触发从型态触发延迟。这是使用示波器时基(scope time base)实现的，并可能导致被显示信号上由于时基电路中的缺点引起的增大的明显抖动。

4)中的数据上的触发是构建可见图的最不可取的方法，应当仅仅用作快速观看。同样的参数的长时间运行未向触发提供跳变，故几乎不可能得到完整的可见图。

尽管需要增大的复杂性，5)中的恢复时钟上的触发具有所列的一些优点：

■在实际时钟信号不可获得时工作良好