[发明专利]集成电感

说明书

技术领域

本发明有关于半导体集成电路设计，尤其有关于低成本并适用于射频(radio frequency，RF)应用的晶载高Q(高品质因数)集成电感(inductor)结构。

背景技术

迅速发展的无线通信市场对具有更多功能的小而便宜的手持设备的需求也越来越高。电路设计的一个主要趋势是尽可能将更多的电路进行集成，以便降低每个晶圆(wafer)的成本。

半导体晶圆上的电感广泛用于基于金属氧化物半导体(CMOS)的RF电路，例如，低噪声放大器，压控振荡器，以及功率放大器。电感是一种以磁场形式储存能量的被动电子组件，电感可以抵抗流经其电流的变化。

电感的一个重要特性是品质因数Q，其与RF电路以及系统的效能相关。集成电路的品质因数Q由其基底(substrate)本身的寄生损耗所限制。这些损耗包含电感的金属层(metal layer)所带来的高阻抗。因此，为了达到较高的品质因数Q，电感的阻抗应该维持在最小值。一种最小化电感的阻抗的方法是增加制造电感的金属的厚度。

因此，由于集成电感的最上层金属层较厚(例如，最上层金属层的铜互连布线技术)的原因，使得由RF基线(baseline)方法制成的集成电感的阻抗得以降低。因为对于所属领域的技术人员来说，在最上层金属层实现金属层加厚较其它金属层容易。以0.13微米的RF基线方法为例，最上层金属层具有3微米的厚度是很平常的。然而，太厚的金属层常常会导致复杂的加工工艺以及相对较高的成本。

发明内容

有鉴于此，需要提供一种具有高品质因数Q的集成电感。

本发明提供一种集成电感，包含线圈，其中线圈包含：第一金属层镶嵌至第一绝缘层，以及第二金属层镶嵌至位于第一绝缘层之上的第二绝缘层；以及第一线形通孔结构镶嵌至位于第一绝缘层与第二绝缘层之间的第三绝缘层上的通孔槽，用以将第一绝缘层与第二绝缘层相互连接。

本发明的集成电感具有高品质因数Q并可降低制造工艺成本。

附图说明

图1为本发明实施例具有多圈线圈集成电感10的俯视图。

图2为沿图1的I-I’线的截面透视图。

具体实施方式

本发明属于集成电感结构的改进，使其具有更好的品质因数Q，以及降低制造成本。一方面，本发明采用线形通孔结构(line-shaped via structure)来代替孔形通孔结构(hole-shaped via structure)，用以将上层金属与下层金属电性连接起来。传统上，设置在半导体设备的传导层中的很多通孔栓(via plug)是用于电连接这些传导层，为了制造工艺的统一性，传统的孔形通孔栓具有统一的形状和大小，因此，为了降低阻抗，需要利用一组通孔栓。

本发明另一方面，集成电路芯片的钝化层上采用金属层，例如铝，以制成集成电感，这样便可以减少集成电路芯片最上层铜金属层的厚度。

钝化层表面的铝金属层通常用以提供铜接合衬垫上的接合界面，以防止下面的铜被氧化。

以下将结合附图对本发明实施例进行详细描述。说明书以及附图中的标号“Mn”表示最上层的金属层，例如集成电路芯片中的铜金属层，其中“Mn-1”表示此铜金属层仅比最上层的铜金属层低一层，依此类推，其中，优选地，n的范围在4至8之间，但本发明并不限制于此。标号“V”表示两个相邻铜金属层之间的通孔栓。举例来说，V5表示连接M5与M6的通孔栓。

图1为本发明实施例具有多圈线圈(multi-turn winding)集成电感10的俯视图。图2为沿第1图的I-I’线的截面透视图。为了简便，图2中只显示两个相邻线圈12的差动对(differential pair)。

为了便于理解，本发明实施例集成电感10采用八边形的形状。集成电感10也可采用其它适合的形状，例如，螺旋形状。电感的形状或图案并不限制于此。本发明同样适用于单端电感(single-ended inductor)。

如图1以及图2所示，集成电感10的每个线圈12都有垂直的金属堆栈(metal stack)，金属堆栈具有以下顺序：第Mn-1层金属，通孔栓层Vn-1，第Mn层金属，通孔栓层Vn以及铝金属层20。通孔栓层Vn-1电连接金属层Mn-1和金属层Mn，并且通孔栓层Vn电连接金属层Mn和铝金属层20。根据本发明实施例，集成电感10的线圈12不包括较低的金属层M1～Mn-2，以减少基底100耦合的寄生损耗。根据本发明另一实施例，较低的金属层M1～M2也不包含在内。