[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法，是关于包括在晶片面内具有均等膜厚的接触包覆膜(contact liner film)的场效应型晶体管及其制造方法。

背景技术

伴随着半导体装置设计规则的缩小化，电路的集成度飞跃式提高，实现在一个芯片上搭载一亿个以上的场效应型金属绝缘体半导体(MIS＝Metal Insulating Semiconductor(晶体管的高集成化也正在成为可能。为了实现这种芯片，不仅对需要数十纳米级(order)加工精度的光刻(lithography)、蚀刻等超精细加工技术的发展提出了要求，而且为了在形成微细的晶体管时也可确保电流的绝对量，还强烈地对晶体管的高驱动力化提出了要求。

作为提高晶体管驱动力的方法之一，对沟道区域施加应力的方法近年来正在受到注目。这是通过对作为衬底的硅施加应力，而使其的能带结构产生变化，来提高载流子迁移率(carrier mobility)的方法。根据以往的研究得知为了使n沟道金属绝缘体半导体晶体管(NMIS)的迁移率(mobility)提高，在栅极长度方向上对沟道区域施加拉伸应力的方法是有效的。另一方面，对于p沟道金属绝缘体半导体晶体管(PMIS)来说，在栅极长度方向上对沟道区域施加压缩应力的方法是有效的。

作为对沟道区域施加应力的方法，提出了使用接触包覆膜的方案(参照例如专利文献1)。

图5表示的是具有在栅极长度方向(沟道方向)上施加应力的接触包覆膜的以往NMIS晶体管的剖面结构。

如图5所示，在半导体衬底501上，隔着栅极绝缘膜502形成了在上层具有硅化物区域507的栅电极503。在半导体衬底501中的栅电极503两侧的区域形成有接合深度浅的n型源漏极区域504。在硅化物区域507、栅电极503及栅极绝缘膜502的侧面形成了侧壁505。在半导体衬底501中的侧壁505外侧的区域，形成了在上层具有硅化物区域507、且接合深度深的n型源漏极区域506。在半导体衬底501的整个面上，形成了覆盖栅电极503及侧壁505、且由在栅极长度方向上具有拉伸应力的氮化硅膜构成的接触包覆膜508。在接触包覆膜508上形成了层间绝缘膜509。在层间绝缘膜509中，形成了贯通该层间绝缘膜509且下端到达硅化物区域507上表面的接触柱塞510。

根据具有上述结构的以往半导体装置，由于包括了由具有拉伸应力的氮化硅膜构成的接触包覆膜508，从而使得NMIS晶体管的驱动力提高7％的研究成果在专利文献1中被加以公开。

还有，根据下面的非专利文献1，获知NMIS晶体管的驱动力受到接触包覆膜膜厚的影响，并且从该非专利文献1中公开的接触包覆膜的膜厚与通态电流(on state current)的变化之间的关系可以看出：通过将由氮化膜构成的接触包覆膜的膜厚增加到80nm，从而NMIS晶体管的驱动力提高了12％。

由上述内容可以看出为了使NMIS晶体管的驱动力提高，利用具有拉伸应力的氮化硅膜形成接触包覆膜，且尽可能地将该膜厚加厚的方法是有效的。还有，为了使PMIS晶体管的驱动力提高，也可以使用具有很大压缩应力的接触包覆膜。

【专利文献1】专利公开2003-60076号公报

【非专利文献1】Mistry et al.，Symp.on VLST Tech.，Digest of Tech.Papers pp.50-51(2004)

(发明所要解决的课题)

另外，由具有很大的拉伸应力或者压缩应力的氮化硅膜构成的接触包覆膜通常是利用等离子体化学气相沉积法形成的。

不过，已得知当利用该等离子体化学气相沉积法，在半导体衬底上以覆盖栅电极及侧壁的方式，形成了构成接触包覆膜的氮化硅膜时，该氮化硅膜的膜厚在晶片面内产生变化。

具体来说，本发明人经过实验而获知，当利用等离子体化学气相沉积法形成25nm厚的氮化硅膜时，在源漏极扩散区域上层的硅化物区域上，仅形成了20nm厚的氮化硅膜。

这样一来，利用等离子体化学气相沉积法形成的氮化硅膜由于具有底层依赖性(Underlayer Dependence)，且在扩散区域中的硅化物区域上该膜厚变薄，因而氮化硅膜所具有的拉伸应力或者压缩应力整体下降。由此，出现了下记问题，即利用增加作为接触包覆膜的氮化硅膜的膜厚而获得的使MIS晶体管驱动力提高的效果被抑制。

发明内容

鉴于上述问题，本发明的目的在于：提供一种具有能够消除接触包覆膜的底层依赖性的结构的半导体装置及其制造方法。