[发明专利]埋置电容器的印刷电路板及其制造方法

说明书

相关申请的交叉引用

本申请要求于2006年10月27日向韩国知识产权局提交的韩国专利申请第2006-105229号的优先权，其披露的内容以引用方式并入本文。

技术领域

本发明涉及一种电容器埋置的叠层结构，并且更具体地涉及一种埋置电容器的印刷电路板及其制造方法，该埋置电容器的印刷电路板适合于改善电极和绝缘树脂层之间的粘结强度，并还可以防止在激光打孔过程中由操作公差引起的缺陷。

背景技术

近来，随着电子产品向小型化、高功能化、以及高频率性能发展的趋势，已经引入埋置无源器件技术，其中无源器件不是简单地安装在印刷电路板(PCB)上，而是埋入PCB中。这种技术适合于将占据总表面积的50％或更大面积的无源器件(通常，它们中一半是电容器)埋入PCB或类似器件中，从而有助于产品的小型化和增加设计灵活性。此外，这种技术由于减少了焊接连接而可以改善使用可靠性，并且通过减少噪音和连接通路而可以进一步降低寄生电感。

尤其是，去耦电容器被设置在集成电路(IC)附近，用于供给电力和通过切换操作消除噪音。同时，由于IC芯片的高速性能而日益需要具有更高电容和更低等效串联电感(ELS)的去耦电容器。

然而，典型的埋入式去耦电容器使用预浸料(半固化片)型绝缘树脂层(其两个面附着有铜膜)作为介电层。因此，存在一种限制，埋入式去耦电容器由于其低电容密度的缘故而很难用于期望的用途。现在正在开发另一种技术，以通过将铁电填料分散到绝缘树脂层中并减少厚度而改善电容密度。这种技术还不能充分保证每个占据区域的电容密度，因此通过这种技术制备的电容器不适用于去耦电容器。

为了克服这样的限制，已经在积极开展采用高介电常数薄膜的埋入式薄膜电容器的研究。埋入式薄膜电容器由于它的较小的厚度可以实现高电容和低ESL特性。

传统的埋入式薄膜电容器是通过这样的方法制备的，包括：在具有几十微米厚度的铜膜上或在沉积在叠层板的附加绝缘树脂上的底电极上形成介电层；以及在介电层上形成顶电极。考虑到电容器的特性，传统的形成顶电极的方法可以使用薄膜沉积法如溅射法来实施。

然而，在形成约1μm厚度的层时，薄膜沉积法需要很长的处理时间和较高的制造成本。在顶电极和底电极较薄的情况下，由于由电极引起的损失的增加，获得高Q值是很困难的，并且将薄膜沉积法应用于采用厚膜形成法的PCB的制造方法也是很困难的。

特别地，为了增加绝缘树脂和导体(如铜膜和电极)之间的物理粘结力，需要在导体表面上进行粗化处理。然而，当电极具有较小的厚度时，不可能实施粗化处理，这样会导致如图1A所图解说明的分层。这在可靠性上会引起严重的问题。

因为介电层和电极层形成得非常薄，因此它们由于其固有的特性而在物理和化学上非常弱。因此，当将薄介电层和电极用于PCB时，它们可能易于受到破坏，这是因为它们在涂覆过程中由于酸或碱性溶液的缘故而可能被暴露。因为这些原因，使用涂覆工艺或类似工艺直接在介电薄膜上形成顶电极是很困难的。

而且，为了在用于将层间电路连接至先前已经形成的薄膜电容器的激光打孔工艺过程中防止介电层的破坏(参见图1B的箭头)，考虑到绝缘树脂层的厚度偏差和激光打孔工艺的误差，需要具有至少几微米厚度的电极。然而，如上所述，使用薄膜沉积法将电极形成至几微米的厚度是很困难的。

发明内容

本发明的一个方面提供了一种用改进的电极形成法制造埋置电容器的印刷电路板(PCB)的方法，以解决由厚膜形成法引起的介电层的破坏和/或分层问题，同时保证薄膜电容器的电性能。

本发明的一个方面还提供了一种具有改善电极结构的埋置电容器的PCB，其可以有利地用于厚膜形成法同时保证薄膜电容器的优异的电性能。

根据本发明的一个方面，提供了一种制造埋置电容器的印刷电路板(PCB)的方法，包括：制备包括叠层板的叠层体，该叠层板在其两个面上具有第一和第二铜膜，在至少一个面上设置至少一个底电极；在该至少一个底电极上形成介电层；在该介电层的待形成电容器的上表面区域上形成金属层；在该金属层的上表面的至少一个区域上形成导电胶层，该导电胶层和该金属层被设置作为顶电极；在该叠层板的两个面上分别形成绝缘树脂层；以及在绝缘树脂层中形成导电通路(导电通孔，conductive via)以便连接至该顶电极的该导电胶层。