[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，特别涉及栅电极被全硅化物化(fully silicided)的半导体装置及其制造方法。

背景技术

伴随着近几年来的半导体集成电路装置的高集成化、高功能化及高速化的技术进展，MISFET的细微化正在日新月异。伴随着细微化，在栅极绝缘膜进一步薄膜化的同时，作为抑制沟道电流引起的栅极泄漏电流增大的方法，在现有技术中，正在研究取代用作栅极绝缘膜材料的SiO₂及SiON，使用由氧化铪(HfO₂)、氧化铪硅(HfSiO)膜或氮氧化铪硅(HfSiON)膜等金属氧化物构成的高介电体材料，从而能够一边实现非常薄的氧化硅膜换算膜厚，一边保持较厚的物理膜厚，抑制泄漏电流的手法。另外，为了防止伴随着栅电极的空泛化所引起的电容下降，正在积极研究将栅电极材料由现有技术的多晶硅置换成金属材料。作为金属材料的候补，有金属氮化物、具有不同的功函数的二种纯金属的双金属及将整个栅极布线硅化物化的全硅化物(Fully Silicided；FUSI)等。特别是全硅化物，由于能够沿袭现在的硅工艺技术，所以作为有力的技术引人注目。例如在非专利文献1及非专利文献2中，公布了这种全硅化物系的MISFET的结构及制造方法。

【非专利文献1】

可是，本发明申请人发现了所述现有技术的全硅化物系的MISFET中的以下的问题。下面，参照附图，讲述这些问题。

图4(a)～图5(b)是旨在揭示现有技术的制造方法中的问题而绘制的剖面图。

在现有技术的制造方法中，首先为了获得图4(a)所示的结构，进行以下工序。就是说，在半导体基板100上，有选择地形成旨在将元件电气性地分离的元件分离区域102。在这里，元件分离区域102高出半导体基板100的表面地形成。

然后，向半导体基板100注入离子，形成有源区域101。接着，在半导体基板100上形成栅极绝缘膜形成用膜后，在栅极绝缘膜上依次堆积栅电极形成用膜及保护该栅电极形成用膜的保护膜。再然后，采用光刻蚀法及干蚀刻法进行布图，从而形成栅极绝缘膜103a、栅电极部104a、栅极布线部104b及保护膜105a、105b。这时，起因于元件分离区域102高出半导体基板100的表面地形成，栅极布线部104b及保护膜105b，就在高于栅电极部104a及保护膜105a的位置上形成。

再接着，将栅电极部104a、栅极布线部104b及保护膜105a、105b作为掩模，进行离子注入，从而在有源区域101上形成较浅的源漏扩散层106a。

接着，为了获得图4(b)所示的结构，进行以下工序。就是说，在半导体基板100上，堆积绝缘膜，以便覆盖栅电极部104a及栅极布线部104b，对堆积的绝缘膜不使用掩模进行蚀刻，从而在栅电极部104a、栅极布线部104b及保护膜105a、105b的侧面上，形成侧壁107。再接着，将栅电极部104a、栅极布线部104b、保护膜105a、105b及侧壁107作为掩模，进行离子注入，从而在有源区域101中的侧壁107的两侧的区域，形成较深的源漏扩散层106b。然后，进行旨在使杂质活性化的热处理。

接着，除去较深的源漏扩散层106b的表面形成的自然氧化膜后，采用溅射法，在半导体基板100上，堆积由膜厚为11nm的镍构成的金属膜(未图示)。然后，在氮保护气中，以320℃进行第1次的RTA(rapid thermalannealing)，使硅和金属膜反应，将较深的源漏扩散层106b的表面镍硅化物化。再接着，将半导体基板100浸渍到由盐酸和过氧化氢水等的混酸构成的蚀刻液中，除去元件分离区域102、保护膜105a、105b及侧壁107等上残存的未反应的金属膜。然后，对半导体基板100，以比第1次的RTA高的温度(例如550℃)，进行第2次的RTA。这样，就在较深的源漏扩散层106b的表面形成低电阻的硅化物层108。接着，采用CVD法等，在半导体基板100上，堆积膜厚为20nm的硅氮化膜109，在堆积的硅氮化膜109上，形成例如由氧化硅膜构成的层间绝缘膜110，接着采用CMP法，使层间绝缘膜110的表面平坦化。

接着，在图4(c)所示的工序中，使用使对于硅氮化膜而言的选择比变大地设定了蚀刻条件的干蚀刻法或湿蚀刻法，除去层间绝缘膜110，直到硅氮化膜109露出。这时，有源区域101和元件分离区域102，由于硅氮化膜109的上面的高度不同，所以如果没有进行足够的过蚀刻，就会出现在有源区域101中，在保护膜105a上形成的硅氮化膜109不能够露出的问题。