[发明专利]用于一半导体集成电路的导电结构及其成形方法

说明书

技术领域

本发明涉及一种用于半导体集成电路的导电结构；特别涉及一种用于缩减脚距规格的半导体集成电路的导电结构及其成形方法。

背景技术

凸块技术已广泛应用于微电子(microelectronics)及微系统(micro system)等领域，做为半导体集成电路与电路板之间的电性连结介面。以电路板与IC芯片的连接为例，IC芯片可利用各种方式与电路板连接，而其封装方式主要便是利用凸块(特别是金凸块)电镀技术，将凸块形成于IC芯片中衬垫上的保护层所定义的开口区域内，使衬垫与电路板的引脚得以电性连接。

随着电路设计日趋繁复，同时电路板的面积逐渐缩小，导致引脚数目需求增加，且引脚间的脚距(pitch)缩减。以精确脚距(fine pitch)规格为例，凸块的宽度即需要缩减以配合缩减的脚距，以避免凸块与引脚接合时，与邻近的引脚接触，导致连结错误。

然而，为减少凸块与衬垫间的电性阻抗，衬垫上的保护层开口区域需维持一定尺寸。因此凸块的宽度需能覆盖保护层开口区域，以避免衬垫受到蚀刻工艺而造成损坏，或者无法被凸块完全覆盖，影响电性阻抗。

图1(a)例示一半导体集成电路10，包含一宽度缩减的凸块的导电结构。其中半导体集成电路10包含一衬垫11、一保护层12、一底层(under bump metal，UBM)13以及一凸块14，此半导体集成电路10尚须经过一蚀刻程序以去除多余的底层13，形成如图1(b)所示的半导体集成电路10。图1(a)中，保护层12于衬垫11上界定一开口区域，而后于衬垫11上形成底层13，再利用电镀工艺形成凸块14。为符合精确脚距规格，凸块14的宽度需缩减，导致凸块14仅能与保护层12开口区域的边缘呈少许重迭。

请继续参考图1(b)，为去除多余的底层13而进行蚀刻程序时，凸块13的下方将产生过蚀刻(over-etching)现象，导致凸块14边缘下方的少部分底层13受到蚀刻。由于凸块14的宽度缩减，无法对底层13提供足够的覆盖，导致过蚀刻的底层13暴露衬垫11，并使衬垫11受到蚀刻而造成损坏。

上述情况使凸块的生产良率降低，而需要废弃该芯片。有鉴于上述缺失，本发明提供如下的技术突破，以解决上述问题。

发明内容

本发明的一目的在于提供一种用于一半导体集成电路的导电结构，该半导体集成电路包含一衬垫以及一保护层，局部覆盖该衬垫，以界定出一开口区域，使得该导电结构可通过该开口区域，与该衬垫呈电性连接。该导电结构包含一第一导体层以及一第二导体层，以使该导电结构可符合缩减的脚距规格，同时又可适当地覆盖开口区域。

本发明的另一目的在于提供一种用于一半导体集成电路的导电结构，该半导体集成电路包含一衬垫以及一保护层，局部覆盖该衬垫，以界定出一开口区域，使得该导电结构可通过该开口区域，与该衬垫呈电性连接。该导电结构包含一第一导体层、一第二导体层以及一底层，该底层形成于该第一导体层以及该衬垫之间，以使该导电结构可符合缩减的脚距规格，同时又可适当地覆盖该底层，以避免过蚀刻现象对衬垫造成损坏。

为达上述目的，本发明揭露一种导电结构，通过一衬垫上的开口区域与该衬垫呈电性连结，该导电结构包含一第一导体层以及一第二导体层，该第一导体层具有一第二横向尺寸，该第二导体层具有一第三横向尺寸，该第三横向尺寸基本上小于该第二横向尺寸。该第一导体层与该第二导体层呈电性连结，作为凸块。

本发明更揭露一种于一半导体集成电路上形成上述导电结构的方法，该半导体集成电路包含一衬垫，及一保护层，局部覆盖该衬垫，以界定出具有一第一横向尺寸的一开口区域。上述方法包含下列步骤：通过该开口区域，形成一第一导体层于该衬垫(Pad)上，其中该第一导体层，具有一第二横向尺寸，基本上不小于该第一横向尺寸；以及形成一第二导体层于该第一导体层上，其中该第二导体层具有一第三横向尺寸，基本上小于该第二横向尺寸。

为让本发明的上述目的、技术特征、和优点能更明显易懂，下文以较佳实施例配合附图进行详细说明。

附图说明

图1(a)至图1(b)为现有技术的导电结构示意图；

图2(a)至图2(h)为本发明的一较佳实施例的制造流程示意图；

图3为本发明的另一较佳实施例的底层示意图；以及

图4(a)至图4(f)为本发明的又一较佳实施例的制造流程示意图。

主要元件符号说明：

10：半导体集成电路    11：衬垫

12：保护层            13：底层

14：凸块