[发明专利]晶体管及其制造方法

说明书

技术领域

本发明涉及一种半导体器件，且更具体地涉及一种能够降低漏电流的晶体管及其制造方法。

背景技术

一般来说，晶体管包含形成于半导体基板上的线路中的栅电极(下文中称为“栅线”)，以及通过在栅电极的两侧暴露的半导体基板中注入n型或p型导电杂质而形成的源极/漏极区。

随着半导体器件的高度集成的趋势，栅线的宽度已变得愈来愈小。栅线宽变得较小时，当电压从晶体管的源极被施加至漏极时，由于热电子感应贯穿(HEIP)效应，故可能在栅线的端部产生漏电流，因而降低操作特性。

此外，栅线的端部，亦即，外围电路区中毗邻器件隔离层的边缘部，形成为具有比有源区中的栅线宽度还宽的宽度的垂片形状(tab form)，以防止该漏电流由于HEIP效应而产生。

图1A到1C为用于解释传统晶体管的示意图。图1B与1C为沿着图1A中线A-A’与B-B’取的晶体管剖面图。

参照图1A到1C，传统晶体管包括在半导体基板的有源区10上以指定间隔设置的栅线20。与毗邻器件隔离区的有源区10接触的每一栅线20的端部30形成为垂片形状，该垂片形状具有比栅线20的线宽还宽的宽度。将连接到源极/漏极区的接触电极40设置于栅线20之间的有源区10上。在此，该器件隔离区(未示出)为除了有源区10以外的剩余区域。

在具有上述配置的晶体管中，栅线20(示于图1C)的端部30形成为垂片形状，该垂片形状具有比设置于有源区10(示于图1B)上的栅线20的线宽还宽的宽度。亦即，与毗邻器件隔离区的有源区10接触的栅线20端部30形成为具有大的宽度的垂片形状，以减少当电压从晶体管的源极施加至漏极时，由于HEIP效应而在外围电路区中栅线20的端部30上产生的漏电流。

然而，需要用于垂片的额外空间，以形成具有大宽度的垂片形状的栅线20的端部30，因而增加器件芯片的整体尺寸。因此，降低器件集成度。

发明内容

在一个方面中，本发明提供一种晶体管，其通过将端部形成为台阶部(stepped portion)并增加沟道长度，能够最小化在置为毗邻器件隔离层的栅线的端部上产生的漏电流。

在另一方面中，本发明提供一种用以晶体管的制造方法，该方法可以通过增加沟道长度来最小化在置为毗邻器件隔离层的栅线的端部上所产生的漏电流。

依据本发明的一个方面，晶体管包含：包含由器件隔离层界定的有源区的半导体基板；在该半导体基板的有源区上隔开特定间隔的栅线；及在与该栅线的端部接触的该半导体基板中蚀刻至特定深度的凹结构的沟槽。

在该晶体管中，该凹结构的沟槽优选地形成为矩形形状并置于半导体基板的有源区的端部中。此外，优选地，此凹结构的沟槽置为毗邻器件隔离层。

优选地，该栅线的端部具有T形剖面。

此晶体管优选地还包含形成于该栅线的两侧上的接触区。

至少一条该栅线优选地包含在外围电路区中的NMOS晶体管或PMOS晶体管内。

依据本发明的另一方面，晶体管包含：包含由器件隔离层界定的有源区的半导体基板；在该半导体基板的有源区上隔开特定间隔的栅线；及凸形结构的突出物，在与该栅线的端部接触的部分内从该半导体基板的表面突出特定高度。

在此晶体管中，该凸形结构的突出物优选地形成为矩形形状，并置于半导体基板的有源区的端部中。此外，该凸形结构的突出物优选地置为毗邻器件隔离层。

优选地，该栅线的端部具有反U形剖面，该凹陷的剖面面对半导体基板。

该晶体管优选地还包含形成于栅线的两侧上的接触区。

至少一条该栅线优选地包含于外围电路区中的NMOS晶体管或PMOS晶体管内。

依据本发明的再一方面，一种晶体管的制造方法包含：在包含单元区与外围电路区的半导体基板中形成器件隔离层；在该外围电路区中的有源区的端部内形成凹结构的沟槽；及形成与该凹结构的沟槽啮合的栅线。

在该晶体管的制造方法中，形成凹结构的沟槽优选地可包含形成光敏抗蚀剂膜图案，以覆盖半导体基板的单元区并露出外围电路区中毗邻器件隔离层的有源区；及通过光敏抗蚀剂膜图案的掩模蚀刻该外围电路区中的该露出区，以形成该凹结构的沟槽。

该形成凹沟槽的步骤优选地包含形成光敏抗蚀剂膜图案，以在半导体基板的单元区中露出用于形成凹陷沟道的区域，并在外围电路区中露出毗邻该器件隔离层的有源区；及使用光敏抗蚀剂膜图案的掩模执行蚀刻工艺，以在单元区中形成凹陷沟道并在外围电路区中形成凹结构的沟槽。