[发明专利]ASIC和可编程逻辑器件并行开发系统和开发方法

说明书

本申请为同一申请人于2003年4月15日申请的PCT国际申请进入中国国家阶段的中国发明专利申请(申请号为03808566.6、发明名称为“集成电路的开发方法和存储了集成电路的开发方法的程序存储媒体、以及ASIC和可编程逻辑器件同时开发系统、开发程序和开发方法”)的分案申请。

技术领域

本发明涉及集成电路的开发方法和存储了集成电路的开发方法的程序存储媒体、以及ASIC可编程逻辑器件并行开发系统、开发程序和开发方法。

本发明涉及集成电路的开发方法、存储了集成电路的开发方法的程序存储媒体和逻辑合成工具的控制装置、以及用户从连网计算机方面利用的ASIC和可编程逻辑器件的并行开发系统、开发程序和开发方法。

更详细地说，涉及集成电路开发的可编程逻辑器件构成方法，涉及这样的集成电路的开发方法、以及能够无缝隙地并行开发ASIC和可编程逻辑器件，能够使确保设计质量和缩短开发时间两者兼顾，同时能够减少开发中消耗的资源和成本的ASIC和可编程逻辑器件的并行开发系统，开发程序和开发方法，也就是说，仅利用作为电路结构研究结果作为逻辑设计文件的一部分的块的端口规格的连接信息，生成一种不依赖器件技术的、块的端口和端口之间进行连结的网络所构成的被称为逻辑磁芯的网表，从逻辑磁芯中选择对象块，进行组合，使用组合的逻辑磁芯数据来进行集成电路的开发。

背景技术

按照集成电路的程序，首先在决定规格时，要慎重地无遗漏地仔细研究，然后根据该规格来进行设计。图11是表示集成电路设计程序的流程图。首先，根据产品规格，取得ASIC(特定用途的所谓专用IC)的设计书(g1)。然后研究电路结构(g2)。再者，根据电路结构研究结果来进行电路设计(g3)。该电路设计是边进行逻辑验证(g4)边进行设计。

然后，在电路设计结束后进行电路的逻辑合成(g5)。逻辑合成结束后，根据逻辑合成结果来进行规划布局(g6)。在该阶段完成电路设计。电路设计完成后，制造该电路(g7)，利用制成电路来进行实机评价(g8)。在以上的过程内，涉及本发明的部分是涉及g5步的逻辑合成的部分。

在集成电路开发中，把规格作为输入而加以实现的功能的研究、为实现功能而进行的电路结构的研究，按以下流程来实施。通常，集成电路的开发是，根据产品规格，对实现产品的功能进行仔细地筛选，对实现已选出功能的电路结构进行研究，对IP(知识产权)等进行宏观研究。在此，所谓宏观是指对也包括IP在内的RAM、ROM等不更改也能使用的。

对研究结构的电路和IP的实现规模进行初步估计，这时，若预先已知，则按门数计算，在不知道门数的情况下，根据必要的信号数和处理所需的时间来计算触发电路数，对实现规模进行估计。这里，根据估计的规模和各功能的输出入信号(以下称为端口)个数，把多个功能分成为一组，作为一个块。该分组对全部功能来进行。

在逻辑设计中，根据上述功能和估计规模，利用HDL(硬件描述语言)等手段以可编程逻辑器件为对象进行电路设计，进行在板上的功能评价。评价结束后，进行ASIC化时，进行再设计和再验证。

功能评价结束后，利用ASIC化来降低成本的情况下，不是从以可编程逻辑器件(例如FPGA)为对象进行设计时起，就进行考虑到ASIC的设计，而是由于输入输出缓冲区、器件用试验电路、存储器等宏观等可编程逻辑器件和ASIC之间的不同，所以，以ASIC为对象根据可编程逻辑器件的设计数据产生再设计，由于再设计而出现的设计数据的双重管理、再设计和功能再验证而使开发期限延长和开发费用增加，使问题表面化。

在此，ASIC具有的特征是开发周期长，但成本低，另一方面，可编程逻辑器件(FPGA)具有的特征是开发周期短，但成本高。

本发明是针对这些问题而提出的方案，其目的在于：在大规模ASIC的开发中的逻辑设计、逻辑合成、规划布局的同时(并行)开发中所适用的电路结构研究中，提供：

集成电路的开发方法，其应用的方法(如特开2000-90142号所述)是，根据对芯片进行功能分割的块的端口信息和芯片的端口信息，生成块间网表作为端口间的连接信息；以及

开发装置，用于控制逻辑合成工具，以便根据块间网表而按照任意的规模的个数来生成用上述集成电路的开发方法而开发的集成电路的结构块与块之间的网。

提供一种能实现体系结构共用化，能够尽量避免再设计和再验证的集成电路的开发方法、以及存储了集成电路的开发方法的程序存储媒体。