[发明专利]ASIC和可编程逻辑器件并行开发系统和开发方法

权利要求书

1.一种供用户从联网的计算机方面利用的ASIC和可编程逻辑器件的并行开发系统，其特征在于具有：

ASIC逻辑合成装置，用于根据上述用户要求，执行ASIC的逻ASIC逻辑合成结果判断装置，用于判断由上述ASIC逻辑合成装置编制的ASIC逻辑合成结果是否满足了上述用户要求的速度性可编程逻辑器件逻辑合成装置，用于根据上述ASIC逻辑合成结果判断装置作出的判断结果，对可编程逻辑器件进行逻辑合成；

逻辑合成结果显示装置，用于在计算机上显示出上述ASIC逻辑合成装置对ASIC逻辑合成的执行结果、以及上述可编程逻辑器件逻辑合成装置对可编程逻辑器件逻辑合成的执行结果；以及

逻辑合成通知装置，用于通过电子邮件向上述用户发出以下内容的通知：由上述ASIC逻辑合成装置对ASIC逻辑合成的执行开始和执行结果、以及由上述可编程逻辑器件逻辑合成装置对可编程逻辑器件逻辑合成的执行开始和执行结果。

2.如权利要求1所述的ASIC和可编程逻辑器件的并行开发系统，其特征在于还包括：

网表生成装置，它根据按上述用户要求来构成上述ASIC的功能生成由上述用户指定的多个功能块的端口间连接信息所构成的网ROM数据生成装置，用于把逻辑合成完毕的对象功能块的数据填入到由上述网表生成装置所生成的网表内，生成已记录了可编程逻辑器件电路的ROM数据；

ROM数据生成结果显示装置，用于在上述计算机上显示出由上述ROM数据生成装置生成的ROM数据生成结果；以及

ROM数据生成结果通知装置，它利用电子邮件向用户通知由上述ROM数据生成装置生成的ROM数据生成结果。

3.如权利要求2所述的ASIC和可编程逻辑器件的并行开发系统，其特征在于还具有一种临时网表生成装置，该装置用于在构成用户指定的ASIC的功能块设计尚未完成而没有电路数据的情况下，生成一种把使用临时电路插入到该功能决的输入端子和输出端子中的网表。

4.如权利要求3所述的ASIC和可编程逻辑器件的并行开发系统，其特征在于具有：

监视装置，用于对上述用户具有的最新电路数据和工具设计者进行工具设计的电路数L二间的更改规模进行监视；

更改定时通知装置，用于在根据上述监视装置的监视结果和规划设计所需的时间而计划出的日期时间已到达时，把上述更改反映在上述ASIC的工具设计内的定时，用电子邮件方式通知上述用户和ASIC的工具设计者；以及

反映停止要求装置，用于要求停止，以便用户响应上述更改定时通知装置，更改上述反映的日期。

5.一种供用户通过联网的计算机而使用的ASIC和可编程逻辑器件的并行开发方法，其特征在于包括：

ASIC逻辑合成步骤，用于根据上述用户要求，执行ASIC的逻辑合成；

ASIC逻辑合成结果判断步骤，用于判断由上述ASIC逻辑合成步骤编制的ASIC逻辑合成结果是否满足了上述用户要求的速度性能；

可编程逻辑器件逻辑合成步骤，用于根据上述ASIC逻辑合成结果判断步骤作出的判断结果，对可编程逻辑器件进行逻辑合成；

逻辑合成结果显示步骤，用于在计算机上显示出上述ASIC逻辑合成步骤对ASIC逻辑合成的执行结果、以及上述可编程逻辑器件逻辑合成步骤对可编程逻辑器件逻辑合成的执行结果；以及

逻辑合成通知步骤，用于通过电子邮件向上述用户发出以下内容的通知：由上述ASIC逻辑合成步骤对ASIC逻辑合成的执行开始和执行结果、以及由上述可编程逻辑器件逻辑合成步骤对可编程逻辑器件逻辑合成的执行开始和执行结果。