[发明专利]制造具有栅极堆叠结构的半导体器件的方法

说明书

技术领域

本发明要求2006年12月27日和2007年4月27日提交的韩国专利申请10-2006-0134326和10-2007-0041288的优先权，其内容通过引用并入本文。

技术领域

本发明涉及一种制造半导体器件的方法，更具体而言，涉及一种制造具有栅极堆叠结构的半导体器件的方法。

本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有栅极堆叠结构的半导体器件及其制造方法。

背景技术

通过堆叠多晶硅和钨形成的钨多晶硅栅电极具有非常低的电阻，该非常低的电阻为通过堆叠多晶硅和硅化钨所形成的多晶硅/硅化钨(Poly-Si/WSi_x)栅电极的电阻的约1/5～1/10。因此，钨多晶硅栅电极是制造亚-60nm存储器件所必需的。

图1A～1C描述典型钨多晶硅栅极堆叠结构。如图1A所示，通过顺序堆叠多晶硅层11、氮化钨(WN)层12和钨(W)层13以形成钨多晶硅栅极堆叠结构。WN层12作为扩散阻挡层。

在随后退火过程或栅极再氧化过程期间，使WN层12中的氮在钨层13和多晶硅层11之间分解成例如SiN_x和SiO_xN_y的非均匀绝缘层。该非均匀绝缘层具有约2nm～3nm范围的厚度。因此，在数百兆赫(MHz)的操作频率和1.5V或更小的操作电压下可能导致例如信号延迟的器件错误。最近，已在多晶硅层11和WN层12间形成作为扩散阻挡层的薄硅化钨(WSi_x)或钛(Ti)层，以防止在钨层13和多晶硅层11间形成Si-N键。

如图1B所示，如果在多晶硅层11和WN层12之间形成硅化钨(WSi_x)层14，则通过在形成WN层12期间所使用的氮等离子体在WSi_x层14上形成W-Si-N键。众所周知W-Si-N是具有金属特性的良好扩散阻挡层。

如图1C所示，如果在多晶硅层11和WN层12之间形成钛(Ti)层15，则在形成WN层12期间的反应性溅射过程中氮等离子体将钛层15的Ti转变成氮化钛(TiN)。TiN层作为扩散阻挡层。结果，虽然在后续热过程期间使WN层12分解，但是TiN防止氮向多晶硅11扩散出来，因此，可有效地减少Si-N的形成。

然而，如果将钨多晶硅栅极应用到双多晶硅栅极(也就是，N-型金属氧化物半导体场效应晶体管(NMOSFET)的N⁺-型多晶硅栅极和P-型金属氧化物半导体场效应晶体管(PMOSFET)的P⁺-型多晶硅栅极)，如果在钨多晶硅栅极中使用WSi_x/WN扩散阻挡结构，则可以大幅增加钨层和P⁺-型多晶硅层之间的接触电阻。相反，如果在钨多晶硅栅极中使用Ti/WN扩散阻挡结构，则钨层和P⁺-型多晶硅层之间的接触电阻较低而与多晶硅掺杂种类无关。

在PMOSFET的P⁺-型多晶硅的情况中，在作为实际操作模式的反转态下可能产生多晶硅耗尽效应。多晶硅耗尽效应的产生可能取决于保留在P⁺-型多晶硅内的硼的量。

在WSi_x/WN扩散阻挡结构中可能产生比在Ti/WN扩散阻挡结构中更大的多晶硅耗尽效应。因此，WSi_x/WN扩散阻挡结构可能降低晶体管特性。结果，因为Ti/WN扩散阻挡层结构可在钨层和多晶硅层之间提供低接触电阻并防止产生P-型多晶硅耗尽，所以建议使用Ti/WN扩散阻挡结构。

然而，如果使用Ti/WN扩散阻挡结构，则可能使在Ti/WN扩散阻挡结构上直接形成的钨的片电阻(Rs)增加约1.5～2倍。因此，片电阻(Rs)的增加可能影响钨多晶硅栅极的未来发展。

发明内容

本发明的实施方案涉及包括中间结构的半导体器件的栅极堆叠及其制造方法，其中该中间结构具有低片电阻和接触电阻并可有效地防止杂质的向外扩散。

根据本发明的一个方面，提供一种制造半导体器件的方法。该方法包括在衬底上形成第一导电层；在第一导电层上形成中间结构，该中间结构形成为包含至少第一金属层和含氮的金属硅化物层的堆叠结构；以及在该中间结构上形成第二导电层。

根据本发明的另一个方面，提供一种制造半导体器件的方法。该方法包括在衬底上形成第一导电层；在第一导电层上形成中间结构，该中间结构形成为包含第一金属层、第二金属层、金属硅化物层和第三金属层的堆叠结构；以及在该中间结构上形成第二导电层。