[发明专利]超低介电常数介电层及其形成方法

说明书

技术领域

本发明是有关于一种介电层及其形成方法，且特别是有关于一种超低介电常数的介电层及其形成方法。

背景技术

随着集成电路工艺的迅速发展，后段金属内连线与低介电常数材料工艺愈来愈受到重视。当工艺发展至深次微米元件领域后，金属内连线所造成的RC延迟现象严重影响元件操作的速度。改善RC延迟的方法可以采用使用低介电常数的材料作为多层金属内连线间的绝缘层材料，由此降低金属层与金属层之间的寄生电容大小。

多孔性低介电常数介电层是一种含有多个孔隙的介电材料。由于孔隙中容置介电常数仅为1的空气，因此，可大幅减少整个介电层的介电常数，使介电层的介电常数低于2.5，是目前最可行的一种超低介电常数(Ultra Low k，ULK)的介电材料。

虽然多孔性介电层具有极低的k值，不过多孔的特性亦增加铜导线工艺整合的复杂性。首先是低密度的孔隙结构减弱了薄膜的机械强度，化学机械研磨(CMP)工艺所形成的剪应力将考验多孔性介电层这先天的弱点。多孔性低介电常数介电层应用在半导体工艺时，请参照图6所示，典型的做法是在形成多孔性低介电常数介电层604之前先在基底600上形成介电阻挡层(Dielectric Barrier Layer)602。当多孔性低介电常数介电层604形成之后再于其上方覆盖氧化硅顶盖层606。典型的沉积过程是以单一的温度以及单一的压力来形成多孔性低介电常数介电层。然而，采用典型的沉积过程所形成的多孔性低介电常数介电层604与介电阻挡层602的界面或是与顶盖层606的界面的粘着性不佳，通常其粘着性小于5焦耳/平方米。在后续蚀刻的过程中，也会因为机械强度不足以及蚀刻选择性的差异，而在多孔性低介电常数介电层与介电阻挡层的界面，或是多孔性低介电常数介电层与氧化硅顶盖层的界面产生侧向蚀刻(如图中D、C区所示)，而衍生扭结轮廓问题(Kink ProfileIssue)，使得后续于双重金属镶嵌开口中沉积的金属介电阻挡层阶梯覆盖性不佳，造成孔洞(Viod)的形成，进而影响金属化工艺的电性效能与可靠度。

发明内容

本发明就是在提供一种介电层，其具有超低介电常数的多孔性低介电常数介电层，且与其上、下层之间具有良好的粘着性。

本发明就是在提供一种介电层，其具有超低介电常数的多孔性低介电常数介电层，且可减少其与上、下层之间的扭结轮廓问题。

本发明就是在提供一种介电层，其包括超低介电常数的多孔性低介电常数介电层，具有良好的电性效能与可靠度。

本发明提出一种超低介电常数介电层的形成方法。该方法包括以介电基质进行沉积过程，在进行沉积过程中通过变温程序或变压程序的调控，使介电基质反应，以在基底的介电阻挡层上形成具有密度梯度的多层多孔性低介电常数介电层。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，变温程序为梯度变温程序(Gradient Temperature Varying Program)。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，梯度变温程序包括两个温度阶段，其包括低温阶段与高温阶段。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，低温阶段的温度在摄氏200至250度之间；高温阶段的温度在摄氏250至350度之间。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，梯度变温程序是先进行高温阶段，再进行低温阶段，以减少超低介电常数介电层与其上方层之间的扭结现象。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，梯度变温程序是先进行低温阶段，再进行高温阶段，以提升元件的击穿电压。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，梯度变温程序包括三个温度阶段。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，三个温度阶段依序包括第一低温阶段、高温阶段与第二低温阶段，由此减少所形成的多孔性低介电常数介电层的应力。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，第一与第二低温阶段的温度在摄氏200至230度之间；高温阶段的温度在摄氏230至400度之间。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，变压程序为梯度变压程序。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，梯度变压程序包括三个压力阶段。

依照本发明实施例所述，上述超低介电常数介电层的形成方法中，三个压力阶段依序包括第一低压阶段、高压阶段与第二低压阶段，以改善所形成的多孔性低介电常数介电层的电性效能或稳定性。