[发明专利]高耐压晶体管、其制造方法以及使用其的半导体器件

说明书

技术领域

本发明涉及一种高耐压晶体管及其制造方法，更详细地说涉及液晶驱动器等中具有沟槽构造的高耐压晶体管及其制造方法。

背景技术

以往，提出有用作高耐压MOS晶体管的半导体器件。该高耐压MOS晶体管如图17所示，在硅基板71上设置有元件分离用的隔离区域72和电场缓和层73，经栅极氧化膜74，在电场缓和层73两端部重叠地形成栅极电极75，在栅极电极75的两侧，与栅极电极75离开一定距离，设置所谓的偏移构造的源极/漏极区域76。这种构造的高耐压MOS晶体管中，为了确保高耐压，通常形成栅极长度及电场缓和层73大至某种程度。

与此相比，为了实现高集成化，例如在专利文献1(日本特开平4-251980号公报(平成4年(1992)9月8日公开))中，提出有使用沟槽的高耐压MOS晶体管。该高耐压MOS晶体管如图18所示，首先在N型半导体基板50中形成沟槽60，在沟槽60的侧面与底面中形成P型一杂质扩散层61。接着，如图19所示，进一步挖掘沟槽60的底面，形成沟槽62。之后，如图20所示，在沟槽62的侧面与底面的表层中，例如通过热氧化法，形成氧化膜63，在包含沟槽62的半导体基板50上的整个面，使用CVD法形成多晶硅膜。利用光刻及蚀刻技术，将多晶硅膜构图为栅极电极64，形成P-LDD用低浓度扩散层65，在栅极电极64的侧壁中形成边壁(side wall)66，以通常的制造方法形成P型高浓度杂质扩散层67，得到图20及图21所示的P型高耐压MOS晶体管。

得到的P型高耐压MOS晶体管覆盖沟槽62地形成栅极电极64，在栅极电极64的侧壁配置边壁66，与边壁66邻接，配置成为源极/漏极区域的P型高浓度杂质层67，在P型高浓度杂质层67与沟槽62的周围，利用LOCOS法形成隔离区域68，在栅极电极64与隔离区域68重叠的区域中，形成用于与金属布线连接的接触区域69。

根据该高耐压MOS晶体管，由于用作电场缓和层的P型一杂质扩散层61形成于沟槽62的侧面，所以可缩小晶体管的占有面积。但是，在形成沟槽62之后，由于进一步挖掘形成沟槽62，所以工序变复杂，制造成本变高，使成品率下降。

另外，由于必需在栅极电极64的侧壁形成边壁66，在隔离区域68中形成栅极电极64与金属布线的接触区域69，所以高耐压MOS晶体管的缩小效果相应地减少。

作为解决这些问题的方案，例如日本特开2004-39985号公报(专利文献2(平成16年2月5日公开))提出有利用沿倾斜方向的离子注入在沟槽侧壁形成漂移扩散的高耐压MOS晶体管。该高耐压MOS晶体管如图22所示，在半导体基板40中形成沟槽41，利用沿倾斜方向的离子注入，在沟槽41的侧壁形成漂移扩散42。当该倾斜方向的离子注入时，沟槽41的底壁变为沟槽41开口部边缘的阴影，无法进行离子注入。

之后，如图23所示，在沟槽41的侧壁与底面中形成栅极氧化膜43，在沟槽41中埋入栅极电极44，利用离子注入，形成高浓度杂质扩散层45、层间绝缘膜46及漏极/源极/栅极电极布线47，得到如图23所示的高耐压MOS晶体管。

图23所示的高耐压MOS晶体管的制造方法简化，并且高集成化，但由于栅极电极44与高浓度杂质扩散层45邻接，所以受到栅极电极44产生的电场的影响，高耐压MOS晶体管的耐压下降，难以高耐压化。

进而，如图22所示，为了在沟槽41的侧壁沿倾斜方向离子注入形成漂移扩散层42，利用用于形成漂移扩散层42的离子注入的注入角θ使栅极长度(沟槽41的宽度)a与漂移扩散层42的长度b相关(b＝a/tanθ)。因此，若确定沟槽41的深度，则栅极长度(沟槽41的宽度)唯一确定。因此，当设计晶体管特性差异影响大的电路(例如液晶驱动器的输出电路)时，不能增大栅极长度，减小制造工序的加工精度差异的影响，在这种电路中，不能使用上述缩小化的高耐压晶体管。

进而，在现有的液晶驱动器等的半导体器件中，在若将晶体管直接连接于输出/电源端子上则向输出/电源端子施加电涌电压时，电涌电压到达栅极附近，产生栅极氧化膜破坏等故障。因此，作为ESD保护电路，必须对每个输出/电源端子设置保护电阻、保护二极管等，使电涌电压不影响内部电路。

近年来，使用高耐压晶体管的液晶驱动器为了减少部件个数、降低液晶面板的制造成本，输出端子数急剧增加，必须对每个输出端子设置占相当面积的ESD保护电路，因此，不能忽视占据芯片的ESD保护电路的面积。

发明内容