[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及集成电路，且特别是涉及一种互连结构及其制法。

背景技术

镶嵌工艺已广泛用在集成电路中金属线与介电层插塞的制造。镶嵌工艺包括先以传统的显影与蚀刻工艺在金属间介电层中形成一开口，然后将铜或铜合金填入开口中。将介电层上多余的金属材料以化学机械抛光(CMP，chemical mechanical polishing)去除后，留下的铜或铜合金即可作为金属线和/或介电层插塞。

由于铜的电阻较低，铜已经取代铝作为主要的导线材料。然而，随着半导体的尺寸不断缩小与电流密度的增加，铜依然有电迁移(electro migration)与应力迁移(stress migration)的可靠度问题。

图1显示以公知技术形成一互连结构的工艺剖面图。在低介电常数层2中形成有铜导线4，且在低介电常数层2与铜导线4的上表面形成有蚀刻停止层6。图1所示的结构具有阻容延迟(RC delay)的缺点，因为蚀刻停止层6的介电常数通常高于低介电常数层2，因而造成金属线之间的寄生电容上升，增加了阻容延迟。

图2显示一种改良后的互连结构，在铜导线4形成有金属盖层8。金属盖层8通常是由电迁移与应力迁移较低的材料所形成，例如CoWP、钛、钽、钨、或前述的组合。因此，金属盖层8可以改善铜表面迁移使互连的可靠度提高。在应力的存在下，有金属盖层的互连结构的平均失效时间(mean time tofailure，MTTF)是图1结构的10倍以上。金属盖层8可以大幅减少因为应力所产生的孔洞(void)，并且可减少寄生电容。

然而，图1与图2的结构仍有其他的问题。在后续形成低介电常数层或蚀刻停止层时会使用到氧气和/或其他化学品。这些化学品及氧气很容易攻击铜导线4与金属盖层8，而导致铜导线4与其上方的介层插塞(未显示)的接触电阻上升。如此一来，会造成产量下降。因此业界急需针对上述问题提出一种新的结构与制造方法。

发明内容

本发明提供一种半导体结构，包括：一半导体衬底；一介电层，设于该半导体衬底上；一导线，设于该介电层中；以及，一金属碳化物盖层，设于该导线上方。

本发明另提供一种半导体结构，包括：一半导体衬底；一低介电常数层，设于该半导体衬底上；一开口，从该低介电常数层的上表面延伸进入该低介电常数层中；一阻挡层，内衬(lining)于该开口中；一含铜导线，设于该开口中的阻挡层上；以及，一金属碳化物盖层，设于该含铜导线上方。

本发明又提供一种半导体结构，包括：一半导体衬底；一介电层，设于该半导体衬底上；一铜导线，设于该介电层中；一金属盖层，设于该铜导线上；以及，一金属碳化物盖层，设于该金属盖层上。其中金属盖层与金属碳化物盖层含有相同的金属。

本发明并提供一种半导体结构的制造方法，包括：提供一半导体衬底；形成一介电层于该半导体衬底上；形成一导线于该介电层中；以及，形成一金属碳化物盖层于该导线上方。

本发明另提供一种半导体结构的制造方法，包括：提供一半导体衬底；形成一低介电常数层于该半导体衬底上；形成一开口从该低介电常数层的上表面延伸进入该低介电常数层中；形成一含铜导线于该开口中；形成一金属盖层于该含铜导线上；以及，将金属盖层的顶部碳化以形成一金属碳化物盖层，但金属盖层的底部则不被碳化。

通过采用本发明的半导体结构，可确保底下铜导线的品质；可以降低铜导线跟上方介层插塞的接触电阻，因而改善产量；可以改善金属碳化物盖层与其上方的蚀刻停止层或低介电常数层之间的接合性质；此外还改善阻容延迟、降低漏电流、降低电迁移、降低应力迁移等。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。

附图说明

图1为一公知互连结构的剖面图，其具有一蚀刻停止层形成在铜导线与低介电常数层上。

图2为另一公知互连结构的剖面图，其具有一金属盖层形成在铜导线上。

图3～8B为一系列剖面图，用以说明本发明一实施例形成半导体结构的流程。

图9为本发明一实施例的剖面图，其中金属碳化物盖层形成在一双镶嵌结构上。

并且，上述附图中的各附图标记说明如下：

2～低介电常数层         4～铜导线

6～蚀刻停止层           8～金属盖层

18～衬底                20～介电层

26～开口                30～阻挡层

32～铜导线              34～金属盖层