[发明专利]半导体器件及其制造方法

说明书

本申请要求享受于2006年9月13日提交的韩国专利申请10-2006-0088417号的优先权，这里将其引入作为参考，如同将其全文阐述于此。

技术领域

本发明涉及半导体器件，更具体地，涉及一种半导体器件及其制造方法，该半导体器件可易于控制短沟道效应。

背景技术

场效应晶体管(FET)是具有大量载流子的晶体管，这些载流子从源极经过栅极迁移到漏极。一类FET是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET显示出良好的电学特性，并且可被构造为包括形成于硅衬底上和/或上方的氧化层以及形成于该氧化层上和/或之上的硅电极。这种构造允许通过电场来调整流进硅表面的电荷。

随着半导体器件对尺寸、重量和厚度减小的要求，FET尺寸变得越来越小。FET尺寸的减小使得栅沟道的有效长度减小了，这导致短沟道效应。反过来，短沟道效应降低了源极和漏极之间的穿通(punch through)特性。

为了克服短沟道效应，有些晶体管制造工艺提供了具有轻掺杂漏(LDD)结构的源/漏结构。该LDD形成于源区和漏区，以便实现限制短沟道效应的浅结(shallow junction)。该LDD结构具有其缺点。例如，LDD结构对具有小于0.35μm的栅宽的半导体器件不适用，并且具有形成浅结的限制。

如图1的例子所示，常规的半导体器件包括将硅衬底1分成有源区和无源区的隔离层2、形成于硅衬底1上和/或上方的栅绝缘层4、以及也形成于衬底1上方的栅极6。在栅极6的侧壁周围形成栅氧化层10，以及植入杂质以形成LDD区。在栅氧化层10的侧壁附近形成栅间隔物(spacer)12，并且在LDD区8内形成源区14和漏区16。

如图2A的例子所示，半导体器件的制造过程可以包括在硅衬底1上和/或上方依次形成隔离(isolation)层2、栅绝缘层4以及栅极6。隔离层2利用浅沟槽隔离(STI)工艺形成，并且限定了无源区和有源区，在那里将形成晶体管。

栅绝缘层4和栅金属层的形成是利用沉积工艺在硅衬底1上方依次形成的。栅绝缘层4可以由绝缘材料例如SiO₂、SiON等构成。栅金属层可以由多晶硅、锗化硅(SiGe)等构成。栅极6通过光刻工艺利用掩模将栅金属层图案化而形成。

如图2B的例子所示，在栅绝缘层4上和/或上方形成栅氧化层10，同时在栅绝缘层4下面形成LDD区8。特别地，栅氧化层10是利用沉积工艺在栅绝缘层4上和/或上方形成的。栅氧化层10可以通过将栅极6的表面氧化从近似到的厚度而在栅极6的表面形成。

如图2C中的例子所示，利用干法蚀刻工艺将栅氧化层10图案化。在干法蚀刻工艺期间，将形成于栅极6上和/或上方的一部分栅氧化层10去除，从而将栅极6的上表面暴露出来。

LDD区8是利用栅氧化层lO作为掩模在栅极6的两侧形成的。将离子注入所暴露的硅衬底1中，以便形成LDD区8，使得LDD区8与栅极6部分地重叠。在LDD区8内形成源区14和漏区16。

利用化学气相沉积(CVD)工艺，通过在栅氧化层10上和/或上方沉积绝缘层例如氮化硅(SiN)的方式在栅氧化层10侧壁的周围形成栅间隔物12。然后利用光刻工艺将氮化硅层图案化，以便形成栅间隔物12。

当将离子注入硅衬底1的所暴露的LDD区8内形成源区14和漏区16时，半导体器件就完成了。

半导体器件以这种方式制造不是没有缺点。例如，在形成LDD区以及源区和漏区时要求2kev或者更低的离子注入能量。因而，在离子注入工艺中可能会产生不稳定性。在离子注入工艺之后，必须要实施持续时间短的热处理例如尖峰(spike)热处理，这可以降低杂质的活化效率。作为将LDD离子直接注入到栅沟道并且通过热处理工艺将其扩散到栅沟道的下面的结果，LDD区和栅沟道的重叠区域增加了。如图3的例子所示，栅沟道的有效长度减小，这导致短沟道效应增加。此外，LDD区和栅沟道的重叠区域的增加导致严重的热载流子效应以及在栅极与源区和漏区之间产生更高的重叠电容。这种更高的重叠电容足以增加环形振荡器的延迟时间。

发明内容