[发明专利]具有命令/地址管脚的与非闪存以及包括其的闪存系统

说明书

技术领域

本申请涉及一种存储设备，尤其涉及一种具有命令/地址(C/A)管脚的与非(NAND)闪存及包括其的闪存系统。

背景技术

半导体存储设备是用于存储数据的存储设备。半导体存储设备可以被分类为随机存取存储器(RAM)，以及只读存储器(ROM)。RAM是需要电源来维持所存储数据的易失性存储设备。ROM是即使没有供电也能维持所存储的数据的非易失性存储设备。

RAM的实例包括动态RAM(DRAM)和静态RAM(SRAM)。ROM的实例包括可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、以及闪存。闪存的实例包括NOR闪存和NAND闪存。NAND闪存被广泛用于移动通信终端、便携媒体播放器、数码相机、和移动存储媒介。

图1示出传统NAND闪存100，而图2是提供NAND闪存100的管脚描述的表。参看图1，NAND闪存100包括形成在NAND闪存100的第一表面110上的诸如RnB、ALE、CLE、nWE、和nCE管脚的控制管脚。NAND闪存100还包括形成在第二表面120上的诸如DQ0到DQ7管脚的数据管脚。

图1中所示的NAND闪存100的管脚结构是薄型小尺寸封装(TSOP)结构。但是，因为控制管脚形成在NAND闪存100的一个表面上，NAND闪存100的板结构是复杂的。另外，当使用多个具有图1所示管脚结构的NAND闪存形成存储模块时，用于存储模块的印刷电路板(PCB)的结构是复杂的。

图3是说明闪存系统200的方框图，其具有使用了图1中的闪存100的多存储体构造。参照图3，闪存系统200可以包括闪存控制器250、第一存储体210、第二存储体220、第三存储体230、以及第四存储体240。

存储体210、220、230、和240中的每一个包括四个NAND闪存。例如，第一存储体210包括四个NAND闪存211、212、213、和214。第二存储体220包括四个NAND闪存221、222、223、和224。第三存储体230包括四个NAND闪存231、232、233、和234。第四存储体240包括四个NAND闪存241、242、243、和244。闪存控制器250通过四个通道1到4连接到存储体210、220、230、和240。其中，通道1到4中的每一个连接存储体210、220、230、和240的相应NAND闪存。例如，通道1分别连接存储体210、220、230、和240的NAND闪存211、221、231、和241。同样的，通道2连接NAND闪存212、222、232、和242。通道3连接NAND闪存213、223、233、和243。通道4连接NAND闪存214、224、234、和244。

控制器250使用芯片使能信号nCE0-nCEX(其中X为正整数)来执行存储体交错存取操作。在该执行过程中，控制器250接收与NAND闪存数量一样多的使能信号以及就绪且忙碌信号RnB0-RnBX。本文中，存储体交错存取是在其中两个或更多存储体共享通用信道的存储系统的存储体之间执行的数据读或写操作。例如，在存储体交错存取操作中，闪存控制器250在NAND闪存211、221、231、和241之间移动期间从连接到通道1的NAND闪存211、221、231、和241中读取数据或将数据写入到其中。

如上所述，将与闪存芯片数量相同的芯片使能信号nCE0至nCEX以及就绪且忙碌信号RnB0至RnBX用于存储体交错存取操作。因此，当闪存系统200使用所有四个通道1至4时，将十六个芯片使能信号nCE0至nCE15以及十六个就绪且忙碌信号RnB0至RnB15用于存储体交错存取操作。由此，当存储体和闪存芯片的数量增加时，闪存系统200的构造变得更加复杂。

传统的NAND闪存通过数据输入/输出(DQ)管脚接收地址和命令信号。因此，当地址和命令信号被输入到NAND闪存时，数据不能够被输入到NAND闪存或者从其中输出。这导致数据延迟时间。当执行存储体交错存取操作时，数据输入/输出尤其被延迟。

此外，当数据被写入传统NAND闪存的单元阵列或从其中读出时，产生RnB信号。此时，闪存控制器不能执行任何操作直到写/读操作完成为止。这降低了闪存系统的性能。

发明内容

本发明的示范性实施例提供具有快速数据输入/输出的NAND闪存。

本发明的示范性实施例提供在执行存储体交错存取操作的同时将延迟时间最小化的闪存系统。