[发明专利]非易失性半导体存储元件以及非易失性半导体存储器件

说明书

相关申请

本申请将2006年9月26日在日本的提出的日本专利申请No.2006-260931作为优先权。

技术领域

本发明涉及非易失性半导体存储元件以及包含该元件的非易失性半导体存储器件。

背景技术

以往的非易失性半导体存储元件，通过调节控制栅电极与源极·漏极区域的电位，向设置在沟道区域与控制栅电极之间的电荷存储层注入电荷或从其中放出电荷，由此，通过调节电荷存储层内部的电荷量来改变元件的阈值电压[使元件源极与漏极间的通态(导通状态)和断态(非导通状态)切换的控制栅电压]，由此进行信息的存储。

此方式的非易失性半导体存储元件中，本来是通过将阈值电压变为2种，使每个元件存储1位信息。因此，为了提高集成度，每个存储元件需要存储超过1位的信息。为了存储超过1位的多值信息，有已知的方法，通过微调整电荷存储层中电荷的量来实现超过2种的阈值电压(例如参照Masayuki Ichige，et al.“A novel self-aligned shallowtrench isolation cell for 90 nm 4Gbit NAND Flash EEPROMs，”inTechnical Digest of 2003 Symposium on VLSI Technology pp.89-90，和Osamu Khouri，et al.“Program and Verify Word-Line VoltageRegulator for Multilevel Flash Memories，”in Analog IntegratedCircuits and Signal Processing，vol.34(2003)pp.119-131)。

通过上述微调整电荷存储层中电荷量等方法来实现2种阈值电压的方法中，阈值电压的偏差(以下记为“ΔV_TH”)必须控制为很小的值。其理由如下。设元件为n型。例如每个元件存储2位的信息时，阈值电压必须调节为4种。即使最低的阈值电压为负值，最高的阈值电压为大于电源电压(以下记为“V_DD”)的值，0与电源电压间也必须有2种阈值电压。因此，必须满足V_DD＞2×ΔV_TH的关系。这里ΔV_TH的具体值在不具有验证功能时约为2.3V(参照Masayuki Ichige，etal.“A novel self-aligned shallow trench isolation cell for 90 nm 4GbitNAND Flash EEPROMs，”in Technical Digest of 2003 Symposium onVLSI Technology pp.89-90)，在具有验证功能时约为0.5V(参照Osamu Khouri，et al.“Program and Verify Word-Line VoltageRegulator for Multilevel Flash Memories，”in Analog IntegratedCircuits and Signal Processing，vol.34(2003)pp.119-131)。因此，即使是具有验证功能时，使V_DD成为小于0.5V×2＝1V左右的值是不可能的。这将会成为要求低耗电所必需的低电源电压化的很大的障碍。

发明内容

本发明是为了解决上述问题而发明的，其目的在于提供通过提高阈值电压的控制性来实现超过2种的阈值电压与低电源电压化并存的高性能非易失性半导体存储元件以及非易失性半导体存储器件。

根据本发明第1方式的非易失性半导体存储元件，其特征在于，具有：形成在半导体衬底上的板状的第1导电型的半导体区域，覆盖上述半导体区域的第1面地形成的第1绝缘膜，覆盖上述第1绝缘膜地形成的电荷存储层，覆盖上述电荷存储层地形成的第2绝缘膜，覆盖上述第2绝缘膜地形成的第1控制栅电极，覆盖上述半导体区域的与上述第1面相反侧的第2面地形成的第3绝缘膜，覆盖上述第3绝缘膜地形成的第2控制栅电极，夹着上述电荷存储层且与上述电荷存储层至少重合一部分地形成在上述半导体区域中的第2导电型的源极·漏极区域；上述半导体区域的厚度是由半导体区域中的杂质浓度所决定的最大耗尽层厚度的2倍以下，且上述第1控制栅电极与上述第2控制栅电极电连接。