[发明专利]对半导体集成电路进行门级别仿真的方法和装置

说明书

相关申请的交叉引用

本申请要求2006年8月8日向韩国知识产权局(KIPO)提交的韩国专利申请第2006-74455号的优先权，通过引用将该申请的公开整体合并于此。

技术领域

本发明公开涉及仿真半导体集成电路(IC)，更具体地涉及对半导体IC进行门级别仿真的方法和装置。

背景技术

可以在寄存器传输级别设计芯片。硬件描述语言(HDL)被用于寄存器传输级别的设计。当在寄存器传输级别设计芯片时，该设计可被分析为门级别的描述。

当以门级别分析芯片时，可基于输入管脚状态确定输出管脚状态。然而，输出管脚状态可受电源状态和地状态影响。例如，当仿真多电源的设计或电源门控(power-gating)的设计时，芯片可被错误地仿真。

因此，需要一种对半导体IC进行门级别仿真的方法和装置，用于多电源的设计或电源门控设计。

发明内容

本发明的示例实施例提供一种用于对半导体集成电路(IC)进行门级别仿真的方法。该方法包括：提供包括关于可变电源(variable power source)和可变地源(variable ground source)的信息的网表(net list)，提供包括可变电源和可变地源的电路模型，并使用电路模型对网表进行门级别仿真。

该方法可进一步包括基于仿真结果确定网表是否正常工作。仿真的结果可基于可变电源和可变地源的状态。仿真可使用Verilog硬件描述语言(HDL)。仿真可使用超高速专用集成电路硬件描述语言(VHDL)。

本发明的示例实施例提供一种用于对半导体集成电路(IC)进行门级别仿真的装置。该装置包括数据库、建模工具、仿真器。数据库被配置以存储关于可变电源和可变地源的信息。建模工具被配置以提供包括可变电源和可变地源的电路模型。仿真器被配置以通过使用电路模型对网表进行门级别仿真。

仿真器的输出可基于可变电源和可变地源的状态。仿真器可使用Verilog硬件描述语言(HDL)。仿真器可使用超高速专用集成电路硬件描述语言(VHDL)。

本发明的示例实施例提供一种用于优化集成电路(IC)芯片的方法。该方法包括：提供包括关于可变电源和可变地源的信息的IC芯片的设计，通过根据IC芯片的元件的电压要求的相似性以及可变电源和可变地源的时序划分IC芯片设计的元件，而形成至少一个电压岛(voltage island)，对每个电压岛进行门级别仿真，以输出包括关于电压要求和每个电压岛的时序的信息的表，以及基于该表优化IC芯片的设计。

该方法可包括将电路元件置于IC芯片上。每个电压岛的仿真可包括：提供包括关于可变电源和可变地源的对应的一个的信息的网表，通过使用网表对电压岛进行门级别仿真。电压岛仿真的结果可基于可变电源和可变地源的对应的一个的状态。

本发明的示例实施例提供一种设计IC芯片的方法。该方法包括：提供包括可变电源和可变地源的电路模型，提供包括关于可变电源和可变地源的信息的网表，通过使用电路模型对网表进行门级别仿真，基于仿真的结果确定网表是否正常工作，以及当网表正常工作时生成网表的布局图。

门级别仿真的结果可基于可变电源和可变地源的状态。网表的仿真可通过使用Verilog硬件描述语言(HDL)执行。网表的仿真可通过使用超高速专用集成电路硬件描述语言(VHDL)执行。

附图说明

图1是图示根据本发明的示例实施例的、对半导体集成电路(IC)进行门级别仿真的方法的流程图；

图2A是图示根据本发明的示例实施例的、由可变电源和可变地源供电的缓冲器的电路模型的图；

图2B是图示不由可变电源和可变地源供电的缓冲器的电路模型的图；

图3A是图示对应于图2A的缓冲器的Verilog硬件描述语言(HDL)的示例的图；

图3B是图示对应于图2B的缓冲器的Verilog硬件描述语言(HDL)的示例的图；

图4A和图4B是图示根据本发明的示例实施例的、p型金属氧化物半导体(PMOS)开关和n型金属氧化物半导体(NMOS)开关的电路模型的图；

图5A和图5B是图示分别对应于图4A和图4B的PMOS开关和NMOS开关的Verilog HDL的示例的图；

图6是图示用于图2A的缓冲器的图4A的PMOS开关和图4B的NMOS开关的电路模型的图；

图7是图示根据本发明的示例实施例的、用于对半导体IC进行门级别仿真的装置的框图；

图8是图示根据本发明的示例实施例的、设计IC的方法的流程图；