[发明专利]半导体存储器件

说明书

相关申请的交叉引用

本申请要求于2006年8月16日提交的日本专利申请No.2006-221906的优先权，这里将其内容通过参考引入本申请。

技术领域

本发明涉及半导体存储器件中的CMOS型SRAM存储单元的布局(layout)。

背景技术

近年来，随便携式终端设备的普及，以高速处理大量的数据如声音和图像的数字信号处理其重要性正在提高。作为装在这种便携式终端设备中的半导体存储器件，具备高速存取处理能力的SRAM占据着重要的位置。

特别是近年来，有一种趋势，即，随着装在半导体芯片上系统的尺寸的规模变大，也要将SRAM的位容量制成大容量。为了接受在这种系统侧的需求，要将形成SRAM的存储单元的尺寸减小更多。

为了减小存储单元的尺寸，使用沟道宽度较小的MOS晶体管是有效的，但是因这种图案具有小的尺寸，因此晶体管的特性差异容易变大。专利文献1公开了一种调整晶体管沟道宽度和抑制工艺差异的方法。

图17是用于说明特性差异根据P沟道MOS晶体管和N沟道晶体管中最小设计尺寸的改变而增加的情形的视图。

其中表明，晶体管中的差异与晶体管的沟道长度和沟道宽度的乘积(沟道面积)的平方根成反比地增加，如图17所示。即，随着世代的进展如最小设计尺寸为130nm、90nm、65nm，也就是，随着伴随微制造的晶体管沟道面积的减小，晶体管的特性差异变得更为显著。

[专利文献1]日本待审专利公开No.2003-115551

发明内容

本发明是为了解决上述问题而进行的。其目标在于提供一种能够抑制与微制造相关联的晶体管特性差异的增加的半导体存储器件。

本发明涉及的半导体存储器件包括具有以矩阵形式排列的多个存储单元的存储阵列、对应于存储单元行而形成的字线以及对应于存储单元列而形成的位线对。每个存储单元包括包含第一N沟道MOS晶体管和第一P沟道MOS晶体管的第一倒相器、包含第二N沟道MOS晶体管和第二P沟道MOS晶体管的第二倒相器、以及第三和第四N沟道MOS晶体管。第一倒相器的输入节点连接到第二倒相器的输出节点，使得第一倒相器和第二倒相器可以形成触发器。第二倒相器的输入节点连接到第一倒相器的输出节点，第三N沟道MOS晶体管连接在对应位线对的一侧和第二倒相器的输入节点之间，并且栅极与对应字线电结合。第四N沟道MOS晶体管连接在该对应位线对的另一侧和第一倒相器的输入节点之间，并且栅极与对应字线电结合。每个存储单元包括第一有源区、第二有源区以及第一至第四多晶硅布线，该第一有源区形成在衬底上方形成的第一和第三N沟道MOS晶体管，该第二有源区形成第二和第四N沟道MOS晶体管，以及该第一至第四多晶硅布线分别对应于第一至第四N沟道MOS晶体管而形成，并且定位成使得可以横切对应的有源区且形成具有规定沟道长度和沟道宽度的沟道区域。在第一有源区内，第三N沟道MOS晶体管设计成比第一N沟道MOS晶体管的沟道长度和沟道宽度中至少之一更大，并且由于该沟道长度和沟道宽度，第一N沟道MOS晶体管的阈值电压设计成比第三N沟道MOS晶体管的阈值电压更低。在第二有源区内，第四N沟道MOS晶体管设计成比第二N沟道MOS晶体管的沟道长度和沟道宽度中至少之一更大。由于该沟道长度和沟道宽度，第二N沟道MOS晶体管的阈值电压设计成比第四N沟道MOS晶体管的阈值电压更低。

本发明涉及的另一种半导体存储器件包括具有以矩阵形式排列的多个存储单元的存储阵列和用于该存储阵列的内部动作控制的外围电路。每个存储单元由包括第一N沟道MOS晶体管和第一P沟道MOS晶体管的第一倒相器以及包括第二N沟道MOS晶体管和第二P沟道MOS晶体管的第二倒相器形成，第二倒相器与第一倒相器连接使得形成触发器，每个存储单元包括为形成第一和第二倒相器而在衬底上方形成的、分别形成第一和第二N沟道MOS晶体管的第一和第二有源区以及形成第一和第二P沟道MOS晶体管的第三和第四有源区，定位成使得可以横切第一和第三有源区且形成第一N沟道MOS晶体管和P沟道MOS晶体管的栅极区的第一多晶硅布线，以及定位成使得可以横切第二和第四有源区且形成第二N沟道MOS晶体管和P沟道MOS晶体管的栅极区的第二多晶硅布线。注入到第一和第二P沟道MOS晶体管的栅极区中的杂质量设置成比注入到形成于外围电路中的P沟道MOS晶体管的栅极区的杂质量少。