[发明专利]制造绝缘体上硅锗衬底材料的方法以及该衬底

说明书

本申请是申请号为03147500.0、申请日为2003年7月15日、发明名称为“制造绝缘体上硅锗衬底材料的方法以及该衬底”的发明专利申请的分案申请。

技术领域

本发明涉及制造半导体衬底材料的方法，尤其是制造薄、高质量、显著驰豫(substentially relaxed)的绝缘体上SiGe(SGOI)衬底材料的制造方法。具体地说，本发明的方法提供一种改进的SGOI衬底材料，与现有技术的SGOI衬底材料相比，该衬底材料具有增加的驰豫度、最小的表面后生物(artifacts)和减小了的晶体缺陷密度。本发明还涉及具有上述性能的SGOI衬底材料以及至少包括本发明的SGOI衬底材料的结构。

背景技术

在半导体工业中，近来使用应变的(strained)Si基异质结构的高级活化来实现CMOS应用的高载流子迁移率结构已非常活跃。传统上，为提高NFET和PFET的性能，现有技术中实现该目的的方法是，在厚的(大约1至5微米数量级)驰豫SiGe缓冲层上生长应变的Si层。

虽然现有技术的异质结构报导具有高沟道电子迁移率；使用厚的SiGe缓冲层具有与其相关的几个显著缺点。首先，厚的SiGe缓冲层一般不容易与现存的Si基CMOS技术集成。其次，包括螺位错(TDs)和失配位错的缺陷密度大约为10⁶至10⁸个缺陷/cm²，这样的密度对于实际的VLSI(超大规模集成)应用来说仍然太高。第三，现有技术的结构特征排除了SiGe缓冲层的选择性生长，使得电路采用带有应变Si、非应变Si和SiGe材料的器件是困难的，在某些情况下非常困难，几乎不可能集成。

为了在Si衬底上制造驰豫的SiGe材料，现有技术中的方法通常生长均匀的、分级的或者分阶的、超过亚稳临界厚度(即形成位错以释放应力的厚度)的Sie层，并且允许穿过SiGe缓冲层与相关的螺位错一起形成失配位错。已经试图使用各种缓冲结构来增加结构中失配位错部分的长度，从而降低TD密度。

当在足够高的温度下对典型的现有技术亚稳应变SiGe层进行退火时，失配位错将形成和生长，从而释放膜中的总应变。换句话说，通过晶格结构的塑性变形的起动(onset)释放膜中的最初弹性应变。对于现有技术的情况来说，在SOI衬底上生长的亚稳的应变SiGe，试验表明，在大部分退火/氧化条件下，失配位错在高于约700℃温度的退火过程的最初形成。然后在结构的高温退火过程中消耗或者湮灭这些缺陷中的许多缺陷，然而，在氧化过程中，原始失配阵列的表面形貌仍然持续。此外，通过热扩散制造的SGOI衬底材料没有完全使SiGe合金层驰豫。取而代之，最后的SiGe晶格仅扩展到平衡值的某部分内。

如果最初的SOI衬底中的Si层真的能够相对于掩埋的氧化物(BOX)层“浮动(float)”，那么亚稳的SiGe/Si双层结构中的最初应变能够通过沿着Si/掩埋氧化物的边界滑移而弹性地释放(即弹性驰豫)。尽管已经推测这种情况自然出现在Si/BOX界面处(在足够高的温度下)，但对该观点的彻底调查表明，上述情况没有发生(在肉眼可见的比例)并且当对最初亚稳双层进行退火时形成失配阵列。

鉴于制造SGOI衬底材料的现有技术中提到的问题，仍然需要提供一种新的和改进的方法，该方法能够得到增强的亚稳SiGe合金的低温弹性驰豫，该亚稳SiGe合金生长在SOI衬底上。

发明内容

本发明的一个目的是提供一种制造薄的、高质量SGOI衬底材料的方法。

本发明的再一个目的是提供一种制造薄的、高质量SGOI衬底材料的方法，该材料具有与其相关的显著高程度的晶格驰豫。

本发明的又一个目的是提供一种制造薄的、高质量SGOI衬底材料的方法，该材料具有实质上很少或者没有表面后生物，即与其相关的缺陷。

本发明的再一个目的是提供一种制造薄的、高质量SGOI衬底材料的方法，该材料具有与其相关的明显更低的晶体缺陷密度。

本发明的再一个目的是提供一种制造薄的、高质量SGOI衬底材料的方法，该材料具有高度的厚度均匀性。

本发明的再一个目的是提供一种制造薄的、高质量SGOI衬底材料的方法，该方法能够增加晶格驰豫度、使表面后生物最小，同时显著减小了存在于SGOI衬底材料中的晶体缺陷密度。现有技术的方法在SGOI衬底上没有能够实现所有三个性能的。这样，本发明的方法提供了优于现有技术的明显和实质上的改进。