[发明专利]半导体结构

说明书

技术领域

本发明涉及半导体元件，特别涉及金属氧化物半导体元件以及其制造方法。

背景技术

在集成电路制造技术中，为了改善短沟道效应，源极和漏极区的热预算、掺杂浓度以及掺杂深度都持续地降低，因而造成在金属氧化物半导体(MOS)元件中较低的多晶硅栅极掺杂浓度。当多晶硅栅极的掺杂浓度低于临界值，会导致在多晶硅栅极与其下的栅极介电质之间的界面产生空乏层，造成有效介电厚度的增加以及饱和电流的下降。

为了改善此问题，通常使用栅极前(pre-gate)掺杂工艺来改善MOS元件的效能。在典型的栅极前掺杂工艺中，于栅极介电层和多晶硅层形成之后，但是在其图案化前，会在多晶硅层中注入希望的掺杂物，然后实施退火程序将掺杂物驱入并活化。此程序会使多晶硅栅极和其下方的栅极介电质之间的界面增加掺杂浓度，并因而除去空乏层。

然而，传统的预掺杂(pre-doping)工艺会受到限制，图1为传统预掺杂工艺中间过程的剖面图，p型阱区2和n型阱区4通过浅沟隔绝(STI)区6彼此分开，栅极介电层8在p型阱区2、n型阱区4以及浅沟隔绝区6上形成，接着形成多晶硅层10。掩模12覆盖在p型阱区2上方，并且将p型掺杂物注入多晶硅区10₂中，其是位于n型阱区4上方。将掩模12移除，然后使用如虚线所示的掩模14，将n型掺杂物注入多晶硅区10₁中，其是位于p型阱区2上方。接下来实施退火程序以驱入注入的掺杂物，其通常位于多晶硅层10的上面部分，并以此程序向下至多晶硅层10的下面部分，如箭头16所标示。

不利地，当掺杂物向下驱入时，会产生互相扩散现象，如箭头18所标示，造成p型掺杂物侧向扩散至多晶硅区10₁，以及n型掺杂物侧向扩散至多晶硅区10₂。当多晶硅层10和介电层8图案化之后，所形成的NMOS元件中的栅极多晶硅不利地含有p型掺杂物，且所形成的PMOS元件中的栅极多晶硅(gate poly)也不利地含有n型掺杂物，这些不利地扩散的掺杂物会抵销掉部分希望的掺杂物，造成临界电压变动。

在小尺寸集成电路中，上述所讨论的问题变得更严重，例如，在使用65nm技术形成的集成电路中，所注入的p型掺杂物与邻近的NMOS元件的栅极多晶硅之间的空隙距离D只有约70nm，而多晶硅层10的厚度T约为100nm，其甚至还大于空隙距离D，侧向扩散很严重且无法忽略，如果使用更小尺寸的技术，此问题将会更加严重。因此，该问题限制了未来的元件效能以及元件最佳化的改善。

因此，业界急需一种半导体结构以及包含预掺杂的制造方法，以得到结合掺杂浓度增加，同时克服公知技艺缺点的优势。

发明内容

本发明提供一种半导体结构，包括半导体基底，第一阱区和第二阱区在半导体基底内，绝缘区在第一和第二阱区之间，且邻接第一和第二阱区，栅极介电层在第一和第二阱区上，以及栅极电极条在栅极介电层上，且从第一阱区上方延伸至第二阱区上方。栅极电极条包括第一部分在第一阱区上方、第二部分在第二阱区上方以及第三部分在绝缘区上方，第三部分的厚度大体上小于第一和第二部分的厚度。

本发明又提供一种半导体结构，包括半导体基底，n型金属氧化物半导体(NMOS)元件以及p型金属氧化物半导体(PMOS)元件。NMOS元件包含p型阱区在半导体基底内，第一栅极介电质在p型阱区上，第一栅极电极在第一栅极介电质上，以及第一栅极间隙壁在第一栅极电极的侧壁上。PMOS元件包含n型阱区在半导体基底内，第二栅极介电质在n型阱区上，第二栅极电极在第二栅极介电质上，以及第二栅极间隙壁在第二栅极电极的侧壁上。该半导体结构还包括绝缘区邻接p型阱区和n型阱区，以及凹陷的导电区将第一栅极电极和第二栅极电极分开。凹陷的导电区只覆盖在绝缘区上方，且凹陷的导电区的厚度大体上小于第一和第二栅极电极的厚度。

本发明又提供一种半导体结构，包括半导体基底，p型阱区在半导体基底内，n型阱区在半导体基底内，浅沟隔绝(STI)区邻接p型阱区和n型阱区，其中p型阱区和n型阱区被浅沟隔绝区分开，栅极介电条从p型阱区上方延伸至浅沟隔绝区以及n型阱区上方，含硅条在栅极介电条上，其中含硅条的凹陷部分在浅沟隔绝区上方的区域内，凹陷部分的厚度小于含硅条在p型阱区和n型阱区上方部分的厚度，且具有厚度差，n型源极/漏极区在p型阱区内且邻接含硅条，以及p型源极/漏极区在n型阱区内且邻接含硅条。