[发明专利]具有变化沟道区界面的非易失性存储器无效

专利信息
申请号: 200710127896.X 申请日: 2007-07-10
公开(公告)号: CN101106138A 公开(公告)日: 2008-01-16
发明(设计)人: 廖意瑛 申请(专利权)人: 旺宏电子股份有限公司
主分类号: H01L27/115 分类号: H01L27/115;H01L29/792;H01L29/06;H01L29/423;H01L21/8247;H01L21/336;H01L21/28
代理公司: 北京市柳沈律师事务所 代理人: 陶凤波
地址: 中国台湾新竹*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 具有 变化 沟道 界面 非易失性存储器
【说明书】:

技术领域

发明是有关于非易失性存储器,且特别是有关于具有变化沟道区界面的非易失性存储器,变化沟道区界面例如是举升的源极与漏极或凹入的沟道区。

背景技术

称为EEPROM与快闪存储器的电荷储存结构的电性可程序化与可抹除非易失性存储器技术,被使用于各种的现代化应用。多个存储器单元结构被EEPROM与快闪存储器使用。当集成电路的尺寸缩小时,基于电荷捕捉介电层的存储器单元结构的重要性逐渐兴起,此乃因为可调尺寸的能力与工艺简化的缘故。基于电荷捕捉介电层的存储器单元结构包含以譬如业界称为PHINES,SONOS或NROM的结构。这些存储器单元结构通过在电荷捕捉介电层(例如氮化硅)中捕捉电荷来储存数据。当负电荷被捕捉时,存储器单元的临限电压会增加。存储器单元的临限电压通过从电荷捕捉层移除负电荷而减少。

已知的非易失性氮化物单元结构是平面的,以使氧化物-氮化物-氧化物(ONO)结构形成于基板的表面上。然而,这种平面的结构具有微缩尺寸的能力不佳、程序化及抹除操作功率高,以及高片状电阻值的性质。这种结构说明于YEH,C.C.等人,″PHINES:崭新的低功率程序化/抹除、小间隔、单存储单元双位元的快闪存储器(PHINES:A Novel Low Power Program/Erase,Small Pitch,2-Bit per Cell Flash Memory)″,电子装置会议,2002年,IEDM′02.Digest.International,8-11,2002年12月,页数:931-934。

因此,需要修改此已知的非易失性氮化物单元结构的平面结构,以处理上述一个或多个缺点。

发明内容

本发明有关于一种具有变化沟道区界面的非易失性存储器。

根据本发明的第一方面,提出一种非易失性存储器单元集成电路,其包含电荷捕捉结构、源极与漏极区,以及介电结构。电荷捕捉结构储存电荷以控制由非易失性存储器单元集成电路储存的逻辑状态。在各种不同的实施例中,此电荷捕捉结构储存一位(bit)或多位。源极区与漏极区由沟道区分离,沟道区为经历反转以电连接源极与漏极区的电路的一部分。介电结构在缺乏电场的情况下电性隔离此电路的多个部分,以克服介电结构。介电结构至少部分位于电荷捕捉结构与沟道区之间,且至少部分位于电荷捕捉结构与栅极电压源之间。

界面将所述一个或多个介电结构的一部分与此沟道区分离。此界面的第一端结束于源极区的一中间部分,而此界面的第二端结束于漏极区的一中间部分。

为了实施此界面,一实施例将源极区与漏极区举升离非易失性存储器单元集成电路的基板。在另一实施例中,此沟道区凹入非易失性存储器单元集成电路的基板。

根据本发明的第二方面,提出一种非易失性存储器单元集成电路的制造方法,其包含以下步骤:

形成电荷捕捉结构来储存电荷以控制由非易失性存储器单元集成电路储存的逻辑状态,其中在各种不同的实施例中,电荷捕捉结构储存一位或多位;

形成由沟道区分离的源极区与漏极区;及

形成介电结构,其至少部分位于电荷捕捉结构与沟道区之间,且至少部分位于电荷捕捉结构与栅极电压源之间。

界面分离一个或多个介电结构的一部分与沟道区,而此界面的第一端结束于源极区的中间部分,此界面的第二端结束于漏极区的中间部分。

为了实施此界面,一实施例添加一层材料至此集成电路的基板,将源极区与漏极区举升离非易失性存储器单元集成电路的基板。另一实施例形成沟槽于基板中,以使电荷捕捉结构与介电结构形成于此沟槽中。

在本发明其他实施例中,电荷储存结构为纳米晶体结构而非电荷捕捉结构。

在本发明的其他实施例中,至少部分位于电荷捕捉结构与沟道区之间的介电结构包含例如披露于此的一种ONO结构。

为让本发明的上述内容能更明显易懂,下文特举优选实施例,并配合所附图示,作详细说明如下:

附图说明

图1为非易失性存储器单元的示意图,非易失性存储器单元在源极区与漏极区之间具有凹入沟道。

图2为非易失性存储器单元的示意图,非易失性存储器单元具有举升离半导体基板的源极区与漏极区。

图3A为在具有凹入沟道的非易失性存储器单元中,电子从栅极注入至电荷储存结构的示意图。

图3B为在具有举升的源极区与漏极区的非易失性存储器单元中,电子从栅极注入至电荷储存结构的示意图。

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