[发明专利]非易失性存储器单元阵列

说明书

技术领域

本发明涉及一种非易失性存储器单元阵列及其制造方法。

背景技术

由需求推动了目前和将来非易失性存储器单元阵列的发展以提高半导体芯片上每单位面积的存储密度，以减少每一位的平均成本。除利用先进的光刻来缩小最小特征尺寸外，非常希望存储器单元晶体管设计能增加每存储器单元的存储位的数量。

发明内容

本发明的优选实施例提供了细分为第一部分存储单元晶体管和第二部分存储单元晶体管的多个存储单元晶体管，所述多个存储单元晶体管中的每一个包括源/漏区、沿第一方向平行延伸的多个第一字线和沿第二方向平行延伸的多个第二字线，其中所述第一字线将栅电极提供给所述第一部分存储单元晶体管和其中所述第二字线将栅电极提供给所述第二部分存储单元晶体管，夹在所述第一字线和所述第二字线之间交叉点处的电介质材料，和沿第三方向平行延伸的多个位线，所述多个位线与所述源/漏区电接触。

根据本发明的优选实施例，一种形成非易失性存储器单元阵列的方法包括在半导体衬底内形成绝缘结构的步骤，所述绝缘结构包括绝缘区阵列，所述绝缘区沿第一方向平行延伸的第一线及沿第二方向平行延伸的第二线连续排列，沿所述第一方向形成平行线，该平行线包括在所述衬底表面和所述绝缘区之上的第一电介质叠层、覆盖所述第一电介质叠层的第一导电层和围绕所述第一导电层的第一绝缘涂层结构，沿所述第二方向形成平行线，该平行线包括在所述半导体衬底之上的第二电介质叠层、覆盖所述第二电介质叠层的第二导电层和围绕所述第二导电层的第二绝缘涂层结构，以便沿所述第一和第二方向的所述线的交叉点与所述绝缘区叠合。在所述半导体衬底未被所述第一或第二电介质叠层覆盖的区域内形成掺杂的半导体区，在所述掺杂的半导体区上形成接触插塞，以及形成沿第三方向延伸的平行位线，所述位线与所述接触插塞电接触。

附图说明

包括附图以提供本发明的进一步理解和并入和构成本说明书的一部分。该图示例了本发明的实施例和说明一起用于解释本发明的原理。通过参考以下详细描述本发明会更好理解，将容易认识到本发明的其它实施例和本发明的许多有意的优点。各图的元件未必是相互按比例绘制。相同的参考数字指定对应的类似部分。

图1示出了根据本发明实施例的非易失性存储器单元阵列的示意顶视图；

图2示出了图1所示实施例的单一存储器单位单元的示意顶视图；

图3示出了图1所示实施例的示意侧视图；

图4示出了在处理在第一方向上延伸的存储器单元时图1所示的实施例的示意顶视图；

图5示出了在处理在第二方向上延伸的存储器单元时图1所示的实施例的示意顶视图；

图6A到6D示出了说明根据本发明的优选实施例，当编程单一存储器单位单元的不同位时的操作方案的示意图；

图7到19示出了在制造图1所示的非易失性存储器单元阵列期间的示意截面图。

具体实施方式

根据本发明的一个方面，一种非易失性存储器单元阵列包括多个存储器单元晶体管，其包括沿第一方向平行延伸的第一线和沿第二方向平行延伸的第二线设置的源/漏区，沿所述第一方向平行延伸的多个第一字线，所述第一字线将栅电极提供给沿所述第二方向延伸的所述多个存储器单元晶体管，沿所述第二方向平行延伸的多个第二字线，所述第二字线将栅电极提供给沿所述第一方向延伸的所述多个存储器单元晶体管，在它们的交叉点处形成在所述第一字线之上的所述第二字线，在所述交叉点处夹在所述第一和第二字线之间的电介质材料，和沿第三方向平行延伸的多个位线，所述多个位线与所述源/漏区电接触。

所述第一字线、第二字线和位线优选设置在半导体衬底的表面之上，所述源/漏区形成在听述半导体衬底内。沿所述第一方向延伸的单一存储器单元晶体管包括在所述半导体衬底内并沿所述第一方向设置的源/漏区、沟道区和另一源/漏区。同样地，沿所述第二方向设置的单一存储器单元晶体管也包括在所述半导体衬底内并沿所述第二方向设置的源/漏区、沟道区和另一源/漏区。

在交叉点处电介质材料使第一和第二字线相互隔离。例如，可在所述第一和第二字线之上提供位线。可提供夹在各自的沟道区与栅电极之间的电介质叠层作为所述多个存储器单元晶体管的电荷储存区。