[发明专利]高压晶体管和存储器的形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及一种高压晶体管和存储器的形成方法。

背景技术

非易失性存储器件，例如闪存器件，能够在半导体器件断电的时候存储数据，闪存器件的存储单元包括形成在半导体衬底上的进行电隔离的浮栅、形成在半导体源极和漏极区域、以及控制该浮栅的控制栅极，所述浮栅和半导体衬底之间通过第一氧化硅层进行电隔离。典型地，闪存单元的阈值电压取决于存储在该浮栅中的电荷量。通过感测因阈值电压差值引起的存储单元的电流变化量可以检测出存储单元中存储的数据。

当向存储单元写和/或从其中擦除数据时，通常地使用相对于电源电压Vcc的高电压，在写和/或擦除操作中，通过隧穿第一氧化硅层可以将电荷注入该浮栅或从该浮栅中抽出。

通常，存储单元的控制栅电连接至字线且存储单元的漏极区域电连接至位线。该字线电连接至行译码器且该位线电连接至读/写电路。配置行译码器以选择多条字线中的一条且可以向被选择的字线施加字线电压。字线电压为施加到字线用于执行写、读和/或擦除操作的电压。配置读/写电路选择多条位线中的一条并向被选择的位线施加位线电压。位线电压为施加到位线用于执行写、擦除和/或读操作的电压。此外，该读/写电路同样电连接至被选择的字线和被选择的位线，可以通过被选择的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线电压。因此，高压晶体管应该具有能够承受该字线电压的击穿特性和位线电压的击穿特性。

申请号为200510051610的中国专利申请公开了一种制备存储单元的高压晶体管的方法，使得当字线电压和位线电压相同时，读/写电路的高压晶体管的饱和输出电流大于和行译码器相连的高压晶体管的输出电流，而上述专利并没有公开当高压晶体管和存储单元共同制备时的具体工艺。在现有技术中，当制备高压晶体管时，采用如下技术，下面参照附图加以说明，参照图1A，在半导体衬底11上包含第I区域、第II区域和第III区域，所述第I区域为存储单元区域、第II区域为高压电路区域、第III区域为逻辑电路区域，在半导体衬底上的第I区域形成有浮栅结构12和选择栅结构13，在第II区域和第III区域形成有第一氧化硅层15、第一多晶硅层和层间介质层14；参照图1B，然后在第II区域形成高压晶体管的栅极16，去除第III区域的层间介质层14和第一多晶硅层，暴露出第一氧化硅层15；参照图1C，然后向第III区域进行离子注入形成N阱或者P阱，去除第III区域的第一氧化硅层15；参照图1D，然后在第III区域形成第二氧化硅层17；参照图1E，然后在半导体衬底11上形成第二多晶硅层18；参照图1F，去除第II区域的第二多晶硅层18，暴露出高压晶体管的栅极16，去除第I区域选择栅上面的第二多晶硅层18，浮栅结构12上的第二多晶硅层18作为控制栅，在第III区域去除第二多晶硅层18部分形成逻辑晶体管的栅极19。在现有技术中，先刻蚀形成在第II区域的层间介质层14和第一多晶硅层的部分形成高压晶体管的栅极16，然后去除形成在第II区域的第二多晶硅层18暴露出高压晶体管的栅极16，在去除形成在第II区域的第二多晶硅层18时候，高压晶体管的栅极16和半导体衬底11连接处会留下第二多晶硅层18的残留20。

参照图2给出电子扫描显微镜(SEM)测试的采用现有技术制备的高压晶体管栅极的形貌，可以看出在高压晶体管栅极两侧有第二多晶硅层的残留201，第二多晶硅层的残留201会造成以下问题：一是形成漏电流，从而减小驱动电流、影响速度甚至无法驱动；二是会在栅极两侧形成多余电容从而影响栅极电压。

发明内容

本发明解决的问题是在浮栅存储器外围电路中，由于形成浮栅存储单元的控制栅的第二多晶硅层会覆盖在高压晶体管的已经形成的栅极上，在后续去除第二多晶硅层时候，无法完全去除高压晶体管的栅极两侧拐角处的第二多晶硅层，形成第二多晶硅层的残留，形成漏电流，从而减小驱动电流、影响速度甚至无法驱动；同时在栅极两边形成多余电容从而影响栅极电压。

为解决上述问题，本发明提供一种栅极形成方法，包括：(a)提供半导体衬底，所述半导体衬底形成有第一氧化硅层、第一多晶硅层和层间介质层；(b)在所述半导体衬底上形成第二多晶硅层；(c)去除第二多晶硅层；(d)形成栅极。

所述步骤(d)包括：在整个半导体衬底上涂覆光刻胶；采用掩模版定义出栅极，进行曝光；显影；蚀刻层间绝缘层和第一多晶硅层，形成栅极。

所述层间绝缘层为由氧化硅、氮化硅、氧化硅三层构成的ONO层。