[发明专利]一种提高基准钟性能的方法及系统有效

专利信息
申请号: 200710123829.0 申请日: 2007-10-11
公开(公告)号: CN101145864A 公开(公告)日: 2008-03-19
发明(设计)人: 张庆 申请(专利权)人: 华为技术有限公司
主分类号: H04J3/06 分类号: H04J3/06
代理公司: 暂无信息 代理人: 暂无信息
地址: 518129广东省*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 提高 基准 性能 方法 系统
【说明书】:

技术领域

发明涉及通信领域,特别涉及一种提高基准钟性能的方法及系统。

背景技术

同步网络是通信网络的支撑网,其同步性能影响通信网络的业务的质量。同步网络一般由同步时钟节点和传输网络组成,目前的传输网络为SDH(Synchronous Digital Hierarchy)传输网络,同步时钟节点包括全网基准钟PRC(Primary Reference Clock)、区域基准钟LPR(Local Primary Reference)和大楼综合定时供给设备BITS(Building Integrated Timing Supply)。

基准钟(PRC/LPR)是整个国家或地区的时钟基准,负责向同步网络提供时钟信号。BITS是一个受控时钟,它在外部高精度的时钟同步信号(通常为基准钟PRC或者LPR)的控制下被同步。如图1所示,为BITS的基本结构示意图。一般情况下,外部时钟同步信号不只一路,但是BITS只受控于优先级别最高(通常是以精度最高信号的作为最高优先级别信号)的一路信号。如果这路信号劣化或者丢失,就受控于次高优先级别信号,依此类推;如果外部时钟同步信号全部劣化或者丢失,BITS则按照自身精度处于自由运转状态。BITS输出的同步时钟信号一部分提供给本地同步设备,一部分通过数字电路传送到远端同步系统。因此,基准钟的精度、可靠性和稳定性决定了整个网络的时钟质量。

在现有技术中PRC主要是由自主运行的铯钟组组成。铯钟是利用铯原子内部的电子在两个能级间跳跃时辐射出来的电磁波作为标准,去控制校准电子振荡器,进而控制钟的走动。而且从统计学角度看,多个铯钟振荡频率的平均值的稳定度比一个铯钟的稳定度更高。因此在基准钟设备中通常采用的是铯钟组。图2为采用铯钟组作为外部时钟同步信号的PRC。铯钟输出精度高,但是长期运行后,铯钟会存在一定的频偏,难以满足同步网络日益增长的精度要求,并且采用铯钟组体积、质量和功耗大,价格昂贵,需要的建设成本和维护成本都过高。

现有技术中另一种PRC是由GPS信号接收机和铯钟组组成,其优先级别最高的外部时钟同步信号是GPS信号。如图3所示,图3为采用GPS信号作为最高优先级别外部时钟同步信号的PRC。GPS信号正常时,BITS采用GPS信号作为外部时钟同步信号;只有在GPS信号劣化或丢失时,才可能采用铯钟组的信号作为外部时钟同步信号,所以正常情况下铯钟组一直处于闲置状态。当GPS信号发生异常,PRC的最高优先级别的外部时钟同步信号从GPS信号切换到铯钟组作为外部时钟同步信号时,会引起性能下降,同时可能引起同步状态信息值(Synchronization Status Message,SSM)变化,导致全网SDH设备的时钟切换。

另外,现有技术中LPR主要是由受控于GPS信号的铷钟组成。通过GPS从空间取得高精度的时标,再与受控铷钟配合,得到与铯钟相近的高精度时标。这种装置对于GPS信号的依赖性太大,当GPS信号劣化或丢失时,时钟精度将无法保证。

发明内容

本发明的目的在于提供一种提高基准钟性能的方法及系统,解决基准钟设备的可靠性低、长期稳定性差和成本高等问题,既适用于全网基准钟PRC又适用于区域基准钟LPR。

为达到上述目的,本发明的技术方案是这样实现的:

一种提高基准钟性能的方法,该方法包括:

将原子钟信号和GPS信号锁相处理后得到锁相信号;将锁相信号输出给BITS作为最高优先级别的外部时钟同步信号;BITS受控于所述最高优先级别的外部时钟同步信号。

一种提高基准钟性能的系统,该系统包括输入模块,锁相模块和BITS模块:

所述输入模块向所述锁相模块提供输入信号;

所述锁相模块用于处理所述输入模块提供的信号,并向所述BITS模块提供锁相信号作为最高优先级别的外部时钟同步信号;

所述BITS模块受控于所述最高优先级别的外部时钟同步信号。

本发明实施例的技术方案,将原子钟信号和GPS信号通过锁相模块处理得到的锁相信号作为BITS的最高优先级别外部时钟同步信号,将原子钟信号的高精度和GPS信号的长期稳定性结合起来,提高了设备的可靠性和同步网络基准钟的性能。

附图说明

图1为BITS的基本结构示意图;

图2为采用铯钟组作为外部时钟同步信号的PRC;

图3为采用GPS信号作为最高优先级别外部时钟同步信号的PRC;

图4为本发明实施例锁相模块的结构示意图;

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