[发明专利]芯片堆栈封装结构

说明书

技术领域

本发明涉及一种半导体封装结构，特别是涉及一种堆栈封装结构。

背景技术

随着电子产品功能与应用的需求的急剧增加，封装技术也朝着高密度微小化、单芯片封装到多芯片封装、二维尺度到三维尺度的方向发展。其中系统化封装技术(System In Package)是一种可整合不同电路功能芯片的较佳方法，利用表面粘着(Surface Mount Technology；SMT)工艺将不同的芯片堆栈整合于同一基板上，借以有效缩减封装面积。具有体积小、高频、高速、生产周期短与低成本的优点。

请参考第5图，图5是根据一公知的芯片堆栈封装结构500所绘示的结构剖面图。芯片堆栈封装结构500包括基板510、第一芯片520、第二芯片530以及数条引线540和550。其中第一芯片520固设于基材510之上，并借助引线540与基材510电性连接。第二芯片530堆栈于第一芯片520之上，且借助引线550与基板510电性连接。

但是，由于叠设于上层的芯片，例如第二芯片530，必须迁就下层芯片(第一芯片520)的引线(引线540)配置，因此上层芯片(第二芯片530)尺寸必须小于下层芯片。因此也限制了芯片堆栈的数量与弹性。又因为上层芯片的尺寸较小，必须延长引线550的配线长度并扩大其线弧，方能使其与基材510电性连接。当后续进行压模工艺时，这些被延长的引线容易受到冲移，而出现短路的现象，影响制作的成品率。

请参考图6，图6为根据另一种公知芯片堆栈封装结构600所绘示的结构剖面图。芯片堆栈封装结构600包括基板610、第一芯片620、第二芯片630、数条引线640和650以及位于第一芯片620和第二芯片630之间的虚拟芯片660。其中第一芯片620叠设于基板610上，并借助引线640使第一焊垫670与基材610电性连接；虚拟芯片660叠设于第一芯片620之上；第二芯片则叠设于虚拟芯片660之上，并借助引线650使第二焊垫680与基材610电性连接。借助尺寸小于第一芯片620的虚拟芯片660的设置，不仅可在第一芯片620和第二芯片630之间，提供足够的布线空间与线弧高度，以容纳引线640，而且不会限制上层芯片(第二芯片630)的堆栈尺寸。因此第二芯片630的尺寸实质等于第一芯片620的尺寸。

但是虚拟芯片的设置，不仅会增加芯片堆栈的厚度，且增加了工艺成本，更限制了封装结构微小化与高密度的趋势。

因此有需要提供一种成品率高、工艺成本低廉且不会限制封装密度的芯片堆栈封装结构。

发明内容

本发明的目的在于提供一种芯片堆栈封装结构，来解决上述公知技术中芯片堆栈的厚度过厚，工艺成本过高以及封装结构微小化与高密度化受限制等问题。

为了实现上述目的，本发明提供了一种芯片堆栈封装结构，包括：基材、第一芯片、第二芯片、图案化线路层以及导电组件。基材具有第一表面以及相对的第二表面。第一芯片位于基材的第一表面，并与基材电性连接。第二芯片位于第一芯片之上，第二芯片具有第二主动面，其中第二主动面配置有至少一个第二焊垫。图案化线路层，形成于第二主动面之上，且与第二焊垫匹配，再经导电组件与基材电性连接。

为了实现上述目的，本发明提供了一种芯片堆栈封装结构，包括：基材、第一芯片、第二芯片、第一图案化线路层以及第一引线。其中基材具有第一表面与相对的第二表面。第一芯片具有对应于该第一表面的第一晶背以及相对于第一晶背的第一主动面。第二芯片位于第一芯片之上，具有对应于该第一主动面的第二主动面，其中第二主动面配置有至少一个第二焊垫。第一图案化线路层位于第一主动面之上，且与第二焊垫匹配。并借助第一引线电性连结第一图案化线路层与基材。

本发明的一较佳实施例是在堆栈芯片结构的上层片的主动层上形成一个图案化线路层。当上层芯片芯片倒装焊堆栈于下层芯片时，并借助图案化线路层的布线，将上层芯片的焊垫的引线位置重新分配，使其对应至芯片的边缘，再借助一组导电组件使图案化线路层与基材电性连接。

本发明的另一较佳实施例则为，下层芯片上提供一下层图案化线路层与上层芯片的的焊垫匹配，借以将上层芯片的焊垫的引线位置重新分配，再借助引线使焊垫与基材电性连结。

借此，可解决公知技术中，电性连接上层芯片与基材的引线配线长度过长以及线弧过大的问题。

因此根据以上所述的实施例，借助本发明所提供的技术优势，可以解决公知芯片堆栈封装结构成品率低及封装密度不高的问题。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明