[发明专利]实现数据比特交换的系统及方法

说明书

技术领域

本发明涉及通信系统中的数据交换技术，尤其涉及一种实现数据比特交换的系统及方法。 

背景技术

在GSM通信系统中，随着用户的迅速增长，带来了通信网络规模的快速膨胀，长此以往，势必会导致通信网络不畅通的问题；同时，在扩大通信网络规模的过程中，伴随对通信网络的投资，势必涉及到节约投资成本的问题。为解决上述问题，现有通信网络采用半速率语音通信技术，不仅可以有效解决突发话务量造成的通讯网络阻塞，促进话务量和业务收入的同比增长；而且可以节省无线载频的投资成本，提高资源利用率。所述半速率语音通信技术包括两种实现方式：一种是完全半速率方式，另一种是动态半速率方式。由于采用完全半速率方式会带来一些负面影响，如通话时话音质量有所下降，因此，通常采用动态半速率方式。 

所谓动态半速率方式指：根据小区的业务负荷来动态决定分配全速率信道或半速率信道，即：对完全半速率方式中仅通过单一时隙交换或固定时隙拆分数据的情况进行改进，改进为：能够按照配置将输入数据和输出数据在不同通道、时隙以及比特之间进行交换。以GSM通信系统中动态半速率方式的具体实现为例，从底层电路实现的角度出发，动态半速率方式以可配置方式，先将全速率(FR，full rate)数据保持不变直接送到输出端口，当占用的FR信道资源超过预先配置的比例时，将剩下的FR数据，拆分成半速率(HR，halfrate)数据，并以FR数据的接续顺序，将拆分的HR数据送到所需输出端口的时隙中。

早先的专利文件中，实现数据交换的技术皆是按照时隙进行交换的。譬如：中国发明专利申请号为200410026307.5，发明名称为《实现高速时分交换的电路模块》的文件中，揭示了对于1路输入-输出，按照时隙进行交换的方法，如果按照这种方法扩展到多路输入-输出，由于该方法基于一种特定输入到输出的选择，未考虑多路输入-输出之间的影响，因此，该方法会存在不能对数据进行时间和空间上广播的缺点。 

中国发明专利号为02148368.x，发明名称为《一种数字交叉连接设备件间时分复用时隙的半永久连接方法》的文件中，公开了一种采用高速同步串行数据流(HW)总线复用并结合专用交换芯片的方法，实现时隙的半固定连接。但该方法的实现受到专用交换芯片自身功能所限，因此，该方法存在的缺点是：只能完成按时隙交换的基本功能，并且成本较高。 

中国专利号为98812747.4，发明名称为《在时分多路复用网络的位流之间交换数据的方法和设备》的文件中，提供了时分复用网络按时隙交换的方法。这种方法需要使用最多三个缓存帧，且数据从输入到输出的延时不确定，由于存储方式设计的限制，因此，该方法存在的缺点是：一个特定输入时隙数据无法同时交换到多个输出时隙。 

发明内容

有鉴于此，本发明的主要目的在于提供一种实现数据比特交换的系统，不仅提高了数据交换的灵活性，而且降低了成本，性价比更高。 

本发明的又一目的在于提供一种实现数据比特交换的方法，能实现无阻塞交换功能，且可使任意一个输入的比特在指定通道位置上输出。 

为达到上述目的，本发明的技术方案是这样实现的： 

一种实现数据比特交换的系统，该系统包括：处理器CPU以及与其相连的可编程逻辑器FPGA；其中，CPU，用于配置所述FPGA，并配置所述FPGA的输入数据到输出数据进行比特交换的对应关系； 

FPGA，用于获取输入数据，并根据所述CPU的配置，将输入数据进行比 特交换后输出； 

所述FPGA包括：CPU接口单元、控制单元、输入数据处理单元、接续单元、输出数据处理单元。 

其中，CPU接口单元，与CPU相连，用于在FPGA与CPU之间完成数据交互，并保存所述CPU对FPGA的配置； 

控制单元，用于完成所述FPGA内部的时序控制，产生和控制所述FPGA中其他各单元所需的时序控制信号；其中，时序控制信号包括：同步时钟信号、读写使能信号和读写地址信号； 

输入数据处理单元，与所述CPU接口单元相连，用于根据所述时序控制信号，实现对所述输入数据的接收和缓存，同时，将该输入数据发送给CPU接口单元； 

接续单元，与所述输入数据处理单元、所述CPU接口单元、所述输出数据处理单元相连，用于获取所述CPU接口单元中存储的所述CPU对FPGA的配置，并根据配置内容及工作模式，接收从输入数据处理单元输出的数据后，发送给输出数据处理单元； 

输出数据处理单元，用于根据所述时序控制信号，对从接续单元输出的数据进行接收、缓存和输出。