[发明专利]实现数据比特交换的系统及方法

权利要求书

1.一种实现数据比特交换的系统，其特征在于，该系统包括：处理器CPU以及与其相连的可编程逻辑器FPGA；其中，CPU，用于配置所述FPGA，并配置所述FPGA的输入数据到输出数据进行比特交换的对应关系；

FPGA，用于获取输入数据，并根据所述CPU的配置，将输入数据进行比特交换后输出；

所述FPGA包括：CPU接口单元、控制单元、输入数据处理单元、接续单元、输出数据处理单元。

2.根据权利要求1所述的系统，其特征在于，

CPU接口单元，与CPU相连，用于在FPGA与CPU之间完成数据交互，并保存所述CPU对FPGA的配置；

控制单元，用于完成所述FPGA内部的时序控制，产生和控制所述FPGA中其他各单元所需的时序控制信号；其中，时序控制信号包括：同步时钟信号、读写使能信号和读写地址信号；

输入数据处理单元，与所述CPU接口单元相连，用于根据所述时序控制信号，实现对所述输入数据的接收和缓存，同时，将该输入数据发送给CPU接口单元；

接续单元，与所述输入数据处理单元、所述CPU接口单元、所述输出数据处理单元相连，用于获取所述CPU接口单元中存储的所述CPU对FPGA的配置，并根据配置内容及工作模式，接收从输入数据处理单元输出的数据后，发送给输出数据处理单元；

输出数据处理单元，用于根据所述时序控制信号，对从接续单元输出的数据进行接收、缓存和输出。

3.根据权利要求2所述的系统，其特征在于，所述CPU接口单元包括：数据寄存模块、控制寄存模块以及接续寄存模块； 

数据寄存模块，与所述输入数据处理单元相连，用于接收并存储所述输入数据处理单元发送给所述CPU接口单元的输入数据；

控制寄存模块，与所述输入数据处理单元相连，用于根据所述CPU对所述FPGA的配置，在FPGA中进行比特交换时，控制FPGA的工作模式切换；

接续寄存模块，与所述接续单元相连，用于存储所述CPU对FPGA配置的对应关系，并将所配置的输入数据到输出数据进行比特交换的对应关系发送给所述接续单元。

4.根据权利要求2所述的系统，其特征在于，所述同步时钟信号包括：同步帧时钟信号；所述读写使能信号具体为：读/写双口随机存取存储器DPRAM的使能信号；所述读写地址信号具体为：读/写DPRAM的地址信号。

5.根据权利要求3所述的系统，其特征在于，在正常工作模式下，接续单元以接续方式接收从所述输入数据处理单元输出的数据，并发送给输出数据处理单元；在自检工作模式下，接续单元以消息方式将所述接续寄存模块地址中的消息位发送给输出数据处理单元。

6.根据权利要求5所述的系统，其特征在于，所述CPU接口单元，在所述自检工作模式下，还用于判断所述FPGA是否正确地进行比特交换。

7.一种实现数据比特交换的方法，其特征在于，该方法包括以下步骤：

A、FPGA接收输入数据，CPU配置FPGA，并将输入数据到输出数据进行比特交换的对应关系配置给FPGA；所述FPGA由CPU接口单元、控制单元、输入数据处理单元、输出数据处理单元和接续单元组成；

B、FPGA根据配置的对应关系，将输入数据进行比特交换后输出。

8.根据权利要求7所述的方法，其特征在于，步骤A具体为：

A1、输入数据处理单元根据控制单元提供的时序控制信号，对所述输入数据接收和缓存，同时将该输入数据转发给所述CPU接口单元；

A2、CPU接口单元将所述对应关系配置给接续单元；

相应的，步骤B具体为： 

B1、所述接续单元根据所述配置的对应关系，接收从所述输入数据处理单元输出的数据后，发送给输出数据处理单元；

B2、输出数据处理单元根据所述控制单元提供的所述时序控制信号，对从接续单元输出的数据进行接收、缓存和输出。

9.根据权利要求8所述的方法，其特征在于，所述CPU接口单元由数据寄存模块、控制寄存模块和接续寄存模块组成；

则步骤A1进一步为：

A11、所述输入数据处理单元将输入数据转发给数据寄存模块；

相应的，步骤A2具体为：

A21、接续寄存模块将所述对应关系配置给接续单元。