[发明专利]前向体偏置控制的半导体集成电路

说明书

相关申请的交叉引用

本非临时申请要求在2006年6月22日于日本提交的专利申请No.2006-172468的具有美国专利法第119条(a)款所规定的优先权，其全部内容合并在此作为参考。

技术领域

本发明涉及半导体集成电路，并且更具体地涉及对于半导体集成电路应用前向体偏置以减小其功耗的技术。

背景技术

通过提供大量诸如MOSFET和MISFET的绝缘栅场效应晶体管并且通过减小栅氧化膜的厚度，同时通过小型化工艺缩短沟道长度，已有大量尝试来提高半导体集成电路的集成度和运行速度。然而，这导致晶体管阈值电压的降低和与功耗成比例的漏电流的增加。并且，缩短的栅长度导致诸如阈值电压的MOS晶体管特性的显著变化。作为一种解决方案，现有技术中公知有DVS(动态电压调整)技术，该技术通过根据由处理器和SOC(片上系统)待完成的处理量动态地改变提供自电源电路的电压的电压值而抑制漏电流，从而实现半导体集成电路功耗的减少。

对于CMOS器件，通过调整源-衬底电压，即体偏置(body bias)，可一定程度地改善特性。特别是，如果将前向体偏置(FBB)应用于CMOS器件，则MOS晶体管的阈值电压和工作电压将降低，从而做出各种改进，诸如抑制特性变化、降低功耗、增加运行速度(例如，参见非专利文件1)。对于FBB-控制的半导体集成电路，面积效率通过应用以下布局而得到改进，在该布局中，包括用于提供体偏置的金属线的衬底电势提供单元夹在逻辑单元之间(例如，参见专利文件1)。

实现低功耗的另一方法是使用电荷再用电路(被称为“电荷循环使用电路”)，从而增加电源电路的功率转换效率，例如，线性稳压电路(例如，参见专利文件2)。

专利文件1：日本早期公开专利申请No.2001-148464

专利文件2：日本专利No.2774244

非专利文件1：M.Miyazaki等的“A 175mV Multiply-Accumulate Unit usingan Adaptive Supply Voltage and Body Bias(ASB)Architecture”，ISSCC 2002/SESSION 3/DIGITAL SIGNAL PROCES SORES AND CIRCUITS/3.4

然而，如在非专利文件1中所指出的，如果应用于CMOS器件的前向体偏置超过一定的电平，则漏电流快速增加并且功耗增加，同时CMOS器件的频率特性恶化。这是因为随着体偏置增加，流过由P衬底、N阱、P阱、源区扩散层等形成的前向二极管，寄生双极管，的电流将对CMOS器件具有更加显著的影响。所以，如果将过大的前向体偏置应用于CMOS器件，则将反而恶化其工作特性。

近年来，通过降低CMOS器件的工作电压来减小半导体集成电路的功耗。然而，如果将非常高的前向体偏置应用于工作在低电压的CMOS器件，则N阱中的衬底电压将变得低于P阱中的衬底电压，这将导致前向电流在由这些阱形成的PN结二极管中流动，从而P阱的衬底电压将低于实际应用的体偏置。由于在由P衬底和N阱形成的PN结二极管中存在前向电流，所以N阱中的衬底电压将高于实际应用的体偏置。因此，对于工作在低电压的CMOS器件，不可能应用非常大的前向体偏置，并且所以难于通过FBB控制而改善特性。对于在专利文件1中公开的半导体集成电路的布局，因为由于寄生双极管和阱电阻造成的漏电流，难于在远离衬底电势提供单元的部分中应用足够的体偏置。

基于在专利文件2中公开的技术，通过划分提供自电源电路的电压并将划分的电压提供给连接在一起的半导体集成电路的不同级，可以预期总体功耗的一定减少。为了增加待连接在一起的半导体集成电路的级数，有必要增加提供自电源电路的电压。然而，由于功耗在其它部分中将增大，例如通过提升电池电源装置的电池电压来增加提供自电源电路的电压并不实用。在提供自电源电路的电压并未实际增加的情况下，需要降低半导体集成电路的工作电压。然而，将难于通过FBB控制实现特性的改善。

发明内容

鉴于以上提出的问题，本发明的目的在于减少特别是FBB控制的半导体集成电路的功耗。