[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置的制造方法，特别是涉及使用多层膜在被加工膜上形成规定图案的半导体装置的制造方法。

背景技术

近年来，随着半导体装置的微细化和高精度化，在其制造工艺的微细加工工序中，使采用蚀刻技术高精度地形成微细抗蚀图、和对以抗蚀图案为蚀刻掩模的被加工膜进行精密干式蚀刻两方面都达到很好的水平成为重要的技术开发课题。

采用蚀刻工序高精度地形成微细抗蚀图案主要存在以下三个限制。首先，第一，为提高析像度，防止图案破坏，需要尽可能地将抗蚀膜厚薄膜化。第二，为提高抗蚀剂材料的析像度，必须牺牲等离子干式蚀刻耐性。第三，为高精度地形成微细图案，需要尽可能地减小基板反射率。

另一方面，要对以抗蚀图案为蚀刻掩模的被加工膜进行精密干式蚀刻，主要有以下三个限制。首先，第一，需要耐受被加工膜的干式蚀刻的蚀刻掩模膜厚。第二，需要对于各种被加工膜有高的选择比的蚀刻掩模。第三，需要蚀刻后的剥离不会对基板造成损伤的蚀刻掩模。

在被加工膜正上方使用单层抗蚀剂作为蚀刻掩模的现有方法中，在使采用蚀刻技术高精度地形成微细抗蚀图、和对以抗蚀图案为蚀刻掩模的被加工膜进行精密干式蚀刻两方面都达到很好的水平有限制。因此，使用硬掩模的工艺、及使用多层抗蚀剂的工艺正在实用化。

另外，专利文献1及非专利文献1提出利用含溴的等离子使光致抗蚀剂材料固化的技术，专利文献2、3及非专利文献2提出向通过蚀刻技术形成图案的抗蚀剂掩模注入Ar离子以提高抗蚀剂掩模的耐蚀刻性的技术。

专利文献1：特开2004-529231号公报

专利文献2：特开2001-358061号公报

专利文献3：特开2002-329648号公报

非专利文献1：“Line edge roughness reduction by plasmacuring photoresist.”，Proc.SPIE Vol.5753(2005)pp.380-389

非专利文献2：“Ar Ion Implantation into Resist for EtchingResistance Improvement”，Proc.SPIE Vol.4345(2001)pp.655-664

发明内容

在通常的单层抗蚀法中，在被加工膜上形成约80nm膜厚的用于进行反射控制的有机或无机防反射膜，且在其上形成满足干式蚀刻耐性的250nm膜厚的抗蚀图案。在形成50nm的图案时，抗蚀图案的膜厚/抗蚀图案的横向宽度＝长宽比为5.0。该情况下，由于抗蚀图的长宽比过高，故在形成的抗蚀图上产生图案倒塌。

当为抑制抗蚀图的图案倒塌而将抗蚀剂的膜厚减薄至120nm时，抗蚀剂不能成为干式蚀刻的掩模，而在蚀刻后的被加工膜上产生掉(chipoff)边。这样，在减薄了抗蚀剂的膜厚时，在被加工膜上产生任意的突边或蚀刻中的抗蚀剂变形造成的线边缘(line edge)的凹凸，从而存在被加工膜的LER(Line Edge Roughness)增大的课题。

另外，为抑制抗蚀图的图案颠倒，而减薄抗蚀剂的膜厚，为提高干式蚀刻的耐性，而向抗蚀剂注入Ar、B、As、P、C、H，在通过H₂、HBr、NH₃等还原性等离子、DUV(Deep Ultraviolet)、VUV(VacuumUltraviolet)的光照射或EB(Electron Beam)照射等实施硬化处理时，取决于抗蚀图的设计，图案的变形(倾斜、大的图案的过分的收缩等)产生，从而存在图案尺寸偏离设计值的问题。该图案的变形，在向抗蚀剂注入Ar、B、As、P、C、H时，因注入能量而对抗蚀膜引起还原作用的结构变化而产生。在其它硬化处理中，虽然存在程度上的差异，但也产生图案的变形，成为装置制造上的大问题。即，在上述方法中，虽然蚀刻后的被加工膜的突边得以改善，LER也改善，但存在对于设计的忠实度而言大幅度劣化的问题。