[发明专利]集成电路设计决定标准单元的方法

说明书

技术领域

本发明涉及一种集成电路设计的方法，尤其涉及一集成电路设计流程中，决定设计电路使用的标准单元的方法。

背景技术

集成电路(Integrated Circuits，I C)通常通过连接不同形式的功能区块，来实现所需的集成电路规格。请参考图1，图1为集成电路10的方块示意图。一般集成电路10的功能区块包含逻辑区块12、存储单元14、输入/输出16、模拟/混合信号区块18和定制区块20。以模拟/混信号区块18为例，其包含为锁相回路(Phase Locked Loops，PLL)以及数字模拟转换器(Digital-Analog Converters，DAC)。这些组件中，输入/输出16、存储器14以及模拟/混合信号区块18通常是由集成电路设计者使用一预先形成的单元或硬宏(Hard macro)，而其它的区块(主要是逻辑区块)是由一组低阶的子区块或标准单元建构起来，以达到更高的用户规格设定和最佳化。

一个集成电路设计者通常有多种选择来实现每一功能区块，以建立该集成电路最佳可能的设计。关于输入/输出、存储器以及模拟功能的区块，目前已有许多可实现所需功能并且已对较高速度、较低功率或较小面积最佳化的硬宏，可供集成电路设计者选择最合适的硬宏用于设计中。

由于实现逻辑功能，通常需要数万到数千万的大量的标准单元，而使逻辑功能的实现更加复杂。每一标准单元包含一预定数目的晶体管连结在一起，以执行一特殊的逻辑功能。举例来说，标准单元能够执行NAND、AND、NOR和OR等逻辑门的功能，也可执行更复杂的逻辑功能，如单一位加法器。集成电路设计者通常能用不同的方式实现上述的低阶功能，以达到低率、高速度及小面积的目的。在设计复杂的逻辑功能时，需要电子设计自动化(Electronics Design Automation，EDA)工具来分析不同的实现方式，以获得一最佳结果。

请参考图2，图2为先前集成电路设计的流程图。先前集成电路设计的流程如下列步骤：

步骤110：设计RTL，集成电路设计者利用寄存器转移层次(RegisterTransfer Level，RTL)描述电路的逻辑功能需求，以产生RTL文件；

步骤120：逻辑合成(Synthesis)，利用逻辑合成软件验证步骤110产生的RTL文件，逻辑合成软件连结到一标准单元的链接库，链接库包含多种不同的标准单元类型，如AND、NOR、触发器以及反向单元等，并且每一单元具有多种不同尺寸；逻辑合成软件分析RTL文件以连结不同类型的标准单元来实现逻辑功能；

步骤130：自动配置以及绕线(Auto Place and Route，APR)，通过逻辑合成验证的RTL文件可利用电子设计自动化工具配置标准单元以及绕线，自动配置以及绕线后会产生一网络表(Netlist)，记录所需的标准单元以及标准单元之间必要连结；此外，集成电路设计者可根据面积以及时间等限制来选择合适的标准单元用于集成电路中；

步骤140：布局(Layout)，布局工具利用数据库的信息来进行标准单元的布局，以将网络表所需要的联机最小化，再由一路由器在配置的标准单元的间绕线，以实现在网络表的连接而完成布局。

一般来说，每一标准单元具有多种不同尺寸，大小与输出的驱动晶体管的尺寸相关。虽然标准单元的尺寸选择取决于设计，但较大的标准单元(较大的输出驱动晶体管)比较小的标准单元会有较严重的延迟是无可避免的。

在集成电路设计中，成本是需要最佳化的目标之一。面积较小的逻辑电路容许每一硅晶片上有较多的可用集成电路，如此就可以减少每一集成电路的成本。集成电路设计者的目标就是要利用最小可能的硅面积来设计一符合规格的集成电路。集成电路设计者可使用各种形式的硬宏，而各种形式的硬宏分别在面积、速度和功率等方面有较佳的表现。对标准单元来说，每一逻辑功能，例如一与门，可以有多种不同的实现形式，而不同的实现形式则需要不同的输出驱动强度。一驱动强度增大的标准单元的尺寸，通常会比相对较小输出驱动强度的标准单元大。先前的集成电路设计是以成本是最重要的考虑，所以集成电路设计流程主要是帮助集成电路设计者建立包含各种逻辑功能区块的集成电路以最小面积的实现方式为主，然而当集成电路设计者需要效能更高、更稳定的电路时，却没有一个可供参考的信息。

发明内容