[发明专利]具有表面带的存储器与其形成方法

说明书

技术领域

本发明是有关于存储器，特别是有关于具有表面带的动态随机存取存储器(dynamic random access memory；DRAM)。

背景技术

随着半导体制造制造工艺技术的演进，现有的先进制造工艺制造工艺已进入100纳米以下的时代，而随制造制造工艺技术的演进，元件的缩小也越发困难，对动态随机存取存储元(dynamic random access memory cell；DRAMcell)而言，尤为如此。

表1所示为国际半导体技术蓝图(International Technology Roadmap forSemiconductors；ITRS)，从表1中可发现在2008年以后，动态随机存取存储元的尺寸目标设定由原有的8F²降为6F²。

表1

图1A至图1L为传统具有埋藏带的沟渠式动态随机存取存储元的制造流程图，其中，图1A至图1G的制造流程的细节会在后面详述，图1G为一半完成的沟渠电容，如图1H所示，接着将N型的掺杂多晶硅层310填入沟渠内，以作为沟渠电容的上电极，然后再将其回蚀(etch back)至一特定深度，接着如第1I图所示，将暴露出的氧化物颈圈(collar oxide)320以蚀刻方式移除，使氧化物颈圈320的上缘与掺杂多晶硅层切齐，再如第1J图所示，将埋藏带硅膜(buried strap silicon film)330填入沟渠中，使其沉积于掺杂多晶硅层310与氧化物颈圈320上方，并将其回蚀至一特定深度，如第1J图所示，在对埋藏带硅膜330进行掺杂后，接着进行主动区(active area)的图案化，然后便如第1K图所示，填入氧化物以完成浅沟槽绝缘(shallow trench isolation；STL)，并以化学机械研磨(chemical mechanical polish)进行平坦化，然后再以离子注入进行掺杂，形成栅极介电层(如：氧化层)，并形成图案化的掺杂多晶硅与金属硅化物以作为栅极层(即形成字线word line；WL)，在形成源/漏极区后，一具有埋藏带的沟渠式动态随机存取存储元便就此完成，如第1L图所示。一般而言，在埋藏带与沟渠内壁之间还有一绝缘层，该绝缘层可防止埋藏带的掺杂物过度扩散到主动区内，而使得存取晶体管产生贯穿效应(punch-through)，然而，若此绝缘层的厚度太厚，则存取晶体管便无法有效与沟渠电容形成电性连接，如此一来，动态随机存取存储元便无法正常工作，因此控制该绝缘层的厚度便成为制造工艺控制的一大挑战。

发明内容

依据本发明的一实施例的一种具有表面带的存储器，包括一沟渠电容、一自我对准的表面带以及一金属氧化半导体晶体管，该沟渠电容位于一半导体基板中，该自我对准的表面带覆盖于该沟渠电容及其开口周围的主动区上，金属氧化半导体晶体管的源/漏极之一与该表面带相接，而另一则连接至一位线。

依据本发明的一实施例的一种形成具有表面带的存储器的方法，该方法包括形成一图案化的护罩层于一半导体基板上，利用该图案化的护罩层于该半导体基板中形成一沟渠电容，对该图案化的护罩层进行蚀刻使该沟渠电容开口周围的主动区露出，形成一自我对准的表面带层，覆盖于该沟渠电容及其周围的主动区上以及于该半导体基板上形成一金属氧化半导体晶体管，其源/漏极之一与该表面带相接，而另一则连接至一位线。

本发明提供一种具有表面带的存储器及其形成方法，此方法可使动态随机存取存储元的尺寸压缩到6F²，此外，表面带的形成为自我对准，因此不需要额外的掩膜来形成表面带。

附图说明

图1A至图1L为传统具有埋藏带的沟渠式动态随机存取存储元的制造流程图。

图2A为沟渠的布局图。

图2B至图2G为依据本发明一实施例的具有自我对准的表面带的存储器的制造流程图。

图2E-1为主动区的布局图。

图2F-1为存取晶体管的字线的布局图。

图3A为依据本发明一实施例的具有自我对准的表面带的存储器的存取晶体管的字线的布局图。

图3B与图3C分别为图3A沿A-A’与B-B’的截面图。

图4A为依据本发明一实施例的具有自我对准的表面带的存储器的存取晶体管的字线的布局图。

图4B为第4A图沿A-A’的截面图。

附图标号

310～N型的掺杂多晶硅层；

320～氧化物颈圈；