[发明专利]半导体集成电路及其制造方法以及掩模

说明书

本申请基于日本专利申请No.2006-113609，在此通过参考将其内容并入本文。

技术领域

本发明涉及一种半导体集成电路以及其制造方法，还涉及一种用于其制造的掩模。

背景技术

将描述一种用于评估半导体集成电路工艺的典型测试图形。图7中示出了用于一般工艺评估的测试芯片的布局的一般视图。通常通过采用光刻装置最大场尺寸d3限定测试芯片的宽度d1和垂直宽度d2的最大值。这种情况下，最大场尺寸表示为25mm。评估图形包括评估模块的组件，也将其称作子芯片404。该子芯片的尺寸在测试模块内部是恒定的。原因在于其导致了测量程序中固定的设置和恒定的测量探针移动距离，从而实现了共同使用程序和共享测试探针。

用于评估互联工艺的图形包括通孔链、用于评估电子迁移(EM)的图形、用于测量泄漏等的图形，这些都安装于其中。关于通孔链，图形缩放比例通常根据要评估的互联的长度和通孔数目而变化。也可利用不同的图形缩放来评估缺陷密度。

下面，将参考形成双层互联的工艺，描述形成多层互联的一般工艺。在此，图8A和8B、图9A和9B以及图10A至10C是示出该工艺的截面图。图11A和11B、图12A和12B以及图13A至13C是示出该工艺的平面图。首先，通过化学气相沉积(CVD)工艺等在衬底501上形成由氧化硅膜等构成的层间绝缘膜502(图8A和图11A)。元件如晶体管(未示出)等形成于衬底501中。除上述以外，图8A中的精细区R1和粗糙区R2分别对应于图11A的左侧和右侧。在图8A和8B、图9A和9B、图10A至10C、图11A和11B、图12A和12B以及图13A至13C中也能发现这种对应。

接下来，在层间绝缘膜502上形成用于氟(F2)光刻的抗蚀剂503。然后，用具有不大于0.1μm图形的掩模通过利用F2波长的光刻工艺使该抗蚀剂503形成图形(图8B和图11B)。而且，通过干法蚀刻技术将抗蚀剂的图形转移到层间绝缘膜502，以在所需位置形成用于线宽不大于0.1μm的互联的沟槽504。之后，去除抗蚀剂503的剩余部分(图9A和图12A)。

其后，在层间绝缘膜502上形成用于氟化氩(ArF)光刻的抗蚀剂505。然后，用具有大于0.1μm图形的掩模通过利用ArF波长的光刻工艺使抗蚀剂505形成图形(图9B和图12B)。而且，通过干法蚀刻技术将该抗蚀剂图形转移到层间绝缘膜502，以在所需位置处形成用于线宽大于0.1μm的互联的沟槽506。之后，去除抗蚀剂505的剩余部分(图10A和图13A)。

然后，通过CVD工艺等，将导体膜507如铜(Cu)膜、铝(Al)膜等沉积在具有用于用于互联的沟槽504和506的层间绝缘膜502的整个表面上(图10B，图13B)。之后，通过化学机械抛光(CMP)工艺等抛光导体膜507，直到暴露出层间绝缘膜502。这导致在层间绝缘膜502的所需位置处形成具有镶嵌(damascene)结构的互联508(图10C和图13C)。

图14是示出了一般逻辑产品的轮廓的平面图。将参考附图来描述一般中央处理单元(CPU)逻辑电路中的常规结构。该产品具有四个宏功能，即，输入-输出(I/O)模块701、随机存取存储器(RAM)模块702、逻辑模块703和锁相环(PLL)模块704。

I/O模块701是仅由具有不小于1μm线宽的互联构成的区域。这种区域中，基本不需要较狭窄的互联。而且，该区域用于确定对可允许高电流的限制，且通过这种区域确定线宽和通孔尺寸的最大值。连接I/O模块中电路模块的互联由两种互连构成，即连接到焊块(pad)电极的互联(输入互联)和连接到内部电路的互联(输出互联)。在常规结构中，这种区域提供有安装于其中的用于检查操作的晶体管，并且其被设计成提供有具有与RAM模块702相同的最小尺寸的器件。

RAM模块702通常包括约1MB的存储装置。在这种区域中互联最小化优先于操作速度。因此，该区域是最需要较狭窄互联的区域。相对地，在该区域中几乎不包括大的互联，且电源互联和接地互联以存储单元尺寸的间距交替设置。

逻辑模块703是其中需要较高驱动能力的单元，并且还是其中增强了电源互联的模块。该区域的结构基本上与标准门阵列单元的结构相似。与RAM相比，尽管其与RAM的电源互联相似，但与互联相关的该区域结构通常包括增强的电源互联。通常在宏电路之间包括多个互联，与PLL的情况不同。