[发明专利]半导体装置及其制法

说明书

技术领域

本发明涉及一种半导体装置及其制法，特别是涉及一种可供垂直电性堆叠的半导体装置及其制法。

背景技术

由于通讯、网络、及电脑等各式可携式(Portable)电子产品及其周边产品轻薄短小的趋势的日益重要，且所述电子产品朝多功能及高性能的方向发展，以满足半导体封装件高积集度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高速化的趋势，现有技术是以半导体封装件多芯片模块化(MultichipModule；MCM)的形式呈现，以在单一封装件的基板(如基板或导线架)上接置至少二个以上的芯片。

请参阅图1，即显示一现有技术以水平间隔方式排列的多芯片半导体封装件。如图所示，此半导体封装件包含有一基板100；一第一芯片110，具有相对的主动面110a和非主动面110b，且其非主动面110b黏接至该基板100上，并以第一导线120将该第一芯片110的主动面110a电性连接至该基板100；以及一第二芯片140，具有相对的主动面140a和非主动面140b，其非主动面140b黏接至该基板100并与该第一芯片间隔一定的距离，再以第二导线150将该第二芯片140的主动面140a电性连接至该基板100。

上述现有技术多芯片半导体封装件的主要缺点在于为避免芯片间的导线误触，须以一定的间隔来黏接各该芯片，故若需黏接多个的芯片则需于基板上布设大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯片，此举将造成成本的增加及无法满足轻薄短小的需求。

请参阅图2，是显示现有技术如美国专利第6,538,331号所揭露以叠晶方式(Stacked)将第一芯片110’及第二芯片140’叠接于基板100’上，同时各该叠接芯片相对下层芯片偏位(off-set)一段距离，以方便该第一及第二芯片110’，140’分别打设焊线120’，150’至该基板100’。

此方法虽可较前述以水平间隔方式排列多芯片的技术节省基板空间，但是其仍须利用焊线技术电性连接芯片及基板，使芯片与基板间电性连接质量易受焊线的线长影响而导致电性不佳，同时由于该些芯片于堆叠时仍须偏移一段距离，且加上焊线设置空间的影响，而依旧可能造成芯片堆叠面积过大而无法容纳更多芯片。

为此，美国专利US6,642,081、5,270,261及6,809,421揭露一种利用硅贯通电极(Through Silicon Via，TSV)技术以供多个半导体芯片得以垂直堆叠且相互电性连接。但是其制造过程过于复杂且成本过高，因此欠缺产业实用价值。

是以，如何解决上述现有技术多芯片堆叠问题，并开发一种不致增加面积而可有效在封装件中整合更多芯片以提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高的多芯片堆叠结构及制法，实为目前亟欲解决的问题。

发明内容

鉴于前述现有技术的缺陷，本发明的主要目的是提供一种半导体装置及其制法，得以在不增加面积下，于半导体封装件中整合更多的芯片。

本发明的另一目的是提供一种半导体装置及其制法，从而可以较简便的方式制造，避免使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高问题。

本发明的再一目的是提供一种半导体装置及其制法，可供多个半导体芯片直接电性连接，避免使用焊线技术所导致电性不佳问题。

为达到前述及其它目的，本发明的半导体装置的制法包括：提供包含有多个芯片的晶圆及承载板，该晶圆及该芯片具有相对的主动面及非主动面，该芯片的主动面上设有多个焊垫，且该承载板具有底板与设于该底板上的多个导电线路，以供该晶圆非主动面间隔一绝缘层而与该承载板的底板及导电线路相接合；于相邻芯片的焊垫间形成多个第一凹槽；于该第一凹槽内填覆绝缘胶层，再于该绝缘胶层形成第二凹槽，且该第二凹槽深度至少至该承载板上的导电线路位置；于该第二凹槽处形成金属层，并使该金属层电性连接至相邻芯片的焊垫及该承载板的导电线路；沿各该芯片间进行切割，以使设于该承载板上的各该芯片相互分离，并于该芯片之上贴覆第一胶片；移除该承载板的底板而外露出该导电线路及该绝缘层，以于该导电线路及该绝缘层上贴覆第二胶片；以及移除该第一胶片，以将各该芯片由该第二胶片上取下(pick-up)，以形成多个半导体装置。