[发明专利]半导体制造工艺的冗余填充方法以及半导体装置

说明书

技术领域

本发明涉及一种半导体制造工艺，特别涉及一种以最佳的冗余填充(dummy insertion)数目保证化学机械研磨(chemical mechanical polishing，CMP)性能的方法。

背景技术

当芯片尺寸缩小且技术达到次微米时，双镶嵌结构(dual damascene)制造工艺被普遍用于半导体制造。在双镶嵌结构制造工艺中，铜一般用来当连结的导电材料。其它导电材料包括钨、钛、氮化钛。相对应地，氧化硅、掺氟的硅玻璃、或低介电常数(k)的材料用作层间介电层(inter-level dielectric，ILD)。化学机械研磨技术用在回蚀(etch back)和全域平坦化(planarize)晶圆表面的导电材料和/或ILD上。化学机械研磨在材料去除制造工艺中同时包括机械磨光和化学蚀刻。

然而，因为金属和介电质材料的移除率经常不相同，因此对研磨的选择性会导致不想要的凹陷(dishing)和侵蚀(erosion)现象。凹陷时常发生在金属减退至邻近介电质的平面以下或超出邻近介电质的平面以上。侵蚀则是介电质的局部过薄。凹陷和侵蚀现象易受图形的结构和图形的密度影响。因此，冗余金属(dummy metal)的特性被用来设计整合至镶嵌结构，以让图案密度更平均而改善平坦化工艺。

其它使用化学机械研磨的制造工艺程序也遇到相同的问题。举例而言，浅沟槽隔离(shallow trench isolation，STI)使用化学机械研磨去形成一个全域平坦化的剖面。过度蚀刻(overetching)通常用来确保氮化硅上氧化硅的蚀刻完整。至于与区域图形相关的表面差异，可应用冗余因子(dummy feature)，如主动冗余因子，在STI沟槽里移除此差异。

一般而言，冗余填充方法基于局部密度原则，此原则在一晶圆上广泛加入冗余因子以达到一平均目标密度。通过此方法，过量的冗余因子可能会被形成，因而增加半导制造工艺的时间和成本。当新的制造工艺技术出现以及电路设计变得更复杂时，这些问题将会被放大。此外，不必要的冗余因子可能降低装置的效能，如增加寄生电容等不良副作用。因此，一种简单而符合经济效益的方法，可以最佳化冗余因子的数目而不影响化学机械研磨性能的方法，是大家所渴望出现的。

发明内容

本发明的目的是提供一种减少电路设计的冗余金属数量来节省光掩模时间、CPU时间、和信号存储存储器的方法和装置。

本发明提供一种冗余填充的方法。此方法提供电路图形，产生此电路图形的密度报告以辨别冗余填充的可行区域，并根据密度报告模拟平坦化工艺并辨别电路图形上的热点(hot spot)。填充冗余填充至此可行区域并接着调整密度报告，再根据调整后的密度报告模拟平坦化工艺直到热点移除为止。在一些实施例中，提供此电路图形的为电脑辅助设计(CAD)格式。而在一些实施例中，此电路图形为GDS格式。在一些实施例中，电路图形包括数个金属层。

在其它实施例中，电路图形被分成数个区域，并且利用软件环境，如设计原则检查(design rule check，DRC)工具，决定每个区域的区域密度。模拟的过程包括执行虚拟化学机械研磨(virtual chemical mechanical polishing，VCMP)模拟器，以产生这些区域的厚度和形貌(topography)报告。辨别热点的方法包括判别此热点与邻近区域的厚度差异是否大于最小厚度。

本发明也公开一最佳冗余填充的方法。该方法提供电路布局，并产生此电路布局的密度报告以辨别冗余填充的可行区域。模拟第一平坦化工艺(使用第一密度填充方法填充冗余图形(dummy pattern))，以及模拟第二平坦化工艺(使用第二密度填充方法填充冗余图形)。并且通过比较第一平坦化工艺的第一厚度报告和第二平坦化工艺的第二厚度报告，辨别热点和冷点(cold spot)，且决定此电路图形的最佳冗余填充。在一些实施例中，此电路图形被分成数个格子，每个格子有其区域密度。在一些实施例中，产生密度报告的方法还包括在这些格子上执行设计原则检查，以辨别该可行区域与其密度的冗余填充。在其它实施例中，模拟的方法还包括执行虚拟化学机械研磨模拟器。