[发明专利]集成电路的内连线结构

说明书

技术领域

本发明有关于集成电路中内连线结构(interconnectionstructure)的形成，且特别是有关于金属化层中的金属线布局及连接插塞(connecting vias)。

背景技术

现今的集成电路是由百万计的有源与无源元件所组成，例如晶体管与电容器。这些元件通过内连线形成功能性电路(functional circuits)。典型的内连线结构包括横向连结，例如金属线(线路)，以及垂直连结，例如，插塞与接点(contacts)。内连线结构的品质会影响电路的表现及可靠度。

图1是一常见的内连线结构的剖面示意图。金属线104与106用来耦接有源元件(未显示)，其一般是由铜、铝或上述合金所组成。介电层108电性隔离一上金属化层及一下金属化层，并通过金属插塞110与112电性连结金属线104与106。

上金属化层包括金属线104与106，其于上金属化层的间距P为金属线宽度W与线距S的总和。通常金属插塞110与112的宽度R约为0.45P至0.5P之间、而线距S是约0.4P至0.5P之间，线宽W在约0.5P与0.6P之间。因此于一典型的内连线设计中，线距S是约为间距P的一半或略小。

然而图1的内连线结构具有缺点。当后段制程(BEOL)设计规则需要减少间距P时，线距S会变成非常小，这导致于内连线104与106间的寄生电容变高。于是集成电路的阻容延迟(RCdelay)增加。此外，金属线间的线距S越小，漏电流(leakage)可能越大。

由Viet H.Nguyen等人在“An Analysis of the Effect of WireResistance on Circuit Level Performance at the 45-nmTechnology Node”的文章已指出，寄生电容对阻容延迟的影响比线阻大得多，对大多数具有一小于约1000μm，特别是小于约500μm内连线长度的随机逻辑电路(random logic circuits)而言。而当内连线比约1000μm长时，线阻开始主导阻容延迟。

进一步的研究已显示出，于低后段制程的产品，例如通信芯片(communication chip)，约70％到80％的内连线长度为500μm或是更短。因此通过降低寄生电容，可显著降低约70％到80％的内连线阻容延迟。

降低寄生电容的一个方法为减少金属间介电层108的介电常数。然而，金属间介电层108的k值已经降低到现今技术容许的程度。此外，降低金属间介电层108的k值会伴随着较低机械性质且元件可靠度容易被制程化学影响等问题。

因此业界亟需新的内连线结构设计，以便降低阻容延迟与漏电流，且不影响集成电路的其他性能。

发明内容

本发明所述的集成电路的内连线结构包括一第一导线于一第一介电层中、一第二介电层于第一介电层的与第一导线之上，以及一双镶嵌结构于第二介电层中。双镶嵌结构包括一第二导线以及一插塞，插塞位于第一导线与第二导线之间且连接第一导线及第二导线，其中第二导线包括一第一部分直接位于插塞之上且与插塞连接，以及一第二部分其下方不具有插塞。该第二部分具有一第二宽度，其小于该第一部分的第一宽度，且该第一宽度小于该插塞的宽度。

本发明所述的集成电路的内连线结构，该第二宽度为该第一宽度的约65％至95％之间。

本发明所述的集成电路的内连线结构，该第二宽度与第一导线的宽度至少其中之一是插塞宽度的约65％至95％之间。

本发明所述的集成电路的内连线结构，第一导线及/或第二导线的厚度不小于该插塞的高度。

此外，本发明所述的集成电路的内连线结构可更包括一第三导线位于与该第二导线相同金属化层中，其中该第二导线与该第三导线平行且具有一间隔，以及其中该第二宽度小于该间隔较佳，更好的是其为该间隔的约70％至95％之间。

本发明所述的集成电路的内连线结构，该第一导线的宽度为该线距的约70％至95％之间。