[发明专利]非易失存储器集成电路器件及其制造方法

权利要求书

1.一种非易失存储器集成电路器件，包括：

具有排列为矩阵形式的多个基本矩形场区的半导体衬底，所述基本矩形 场区的每个的短边和长边分别平行于矩阵的行方向和列方向；

字线和选择线，在所述半导体衬底上平行于矩阵的行方向延伸，字线穿 过排列在矩阵的行方向的基本矩形场区，且选择线与排列在矩阵的行方向的 基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和重叠的基本 矩形场区的重叠的短边位于选择线下；和

浮置结区，形成于所述半导体衬底内在字线和选择线之间；位线结区， 相对于字线与浮置结区相对形成；和公共源极区，相对于选择线与浮置结区 相对形成。

2.根据权利要求1所述的非易失存储器集成电路器件，其中，假设重 叠的基本矩形场区的每个的长边的重叠部分的长度是“a”且基本矩形场区 的深度是“b”，则a≤b。

3.根据权利要求1所述的非易失存储器集成电路器件，其中所述半导 体衬底为第一导电类型，且包括形成于半导体衬底内的第二导电类型的第一 阱，和形成于第一阱内的第一导电类型第二阱。

4.根据权利要求3所述的非易失存储器集成电路器件，其中所述浮置 结区、位线结区和公共源极区形成于第二阱内。

5.根据权利要求1所述的非易失存储器集成电路器件，其中每条选择 线具有堆叠结构，其中堆叠了彼此电互连的多个导电膜。

6.根据权利要求5所述的非易失存储器集成电路器件，其中导电膜通 过对接接触彼此电互连。

7.根据权利要求1所述的非易失存储器集成电路器件，其中浮置结区 形成得比位线结区和公共源极区浅。

8.根据权利要求7所述的非易失存储器集成电路器件，其中每个位线 结区和公共源极区具有轻掺杂漏极结构，其中将低浓度杂质浅掺杂且将高浓 度杂质深掺杂，且浮置结区用低浓度杂质浅掺杂。

9.一种非易失存储器集成电路器件的制造方法，所述方法包括：

提供其中多个基本矩形场区排列为矩阵形式的半导体衬底，每个基本矩 形场区的短边和长边分别平行于矩阵的行方向和列方向；

形成字线和选择线，字线和选择线在半导体衬底上平行于矩阵的行方向 延伸，其中字线穿过排列在矩阵的行方向的多个基本矩形场区，且选择线与 排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的 重叠部分和基本矩形场区的重叠的短边位于选择线下；和

形成浮置结区，其形成于半导体衬底内在字线和选择线之间；形成位线 结区，其相对于字线与浮置结区相对形成；和形成公共源极区，相对于选择 线与浮置结区相对形成。

10.根据权利要求9所述的方法，其中，假设重叠的基本矩形场区的每 个的长边的重叠部分的长度是“a”且基本矩形场区的深度是“b”，则a≤b。

11.根据权利要求9所述的方法，还包括在半导体衬底内形成与半导体 衬底的导电类型不同的第一阱，和在第一阱内形成与第一阱的导电类型不同 的第二阱。

12.根据权利要求11所述的方法，其中所述浮置结区、位线结区和公 共源极区形成于第二阱内。

13.根据权利要求9所述的方法，其中形成字线和选择线包括：

顺序在半导体衬底上形成第一导电膜和介电层；

首次构图所述介电层和第一导电膜以形成介电层图案和第一导电膜图 案；

在首次构图的所得物上形成第二导电膜；且

二次构图所述第二导电膜、介电层图案和第一导电膜图案。

14.根据权利要求9所述的方法，其中形成浮置结区、位线结区和公共 源极区包括：

利用字线和选择线作为掩模采用低能注入低浓度杂质；

在字线和选择线的侧壁上形成间隙壁；和

利用其中形成了间隙壁的字线和位线作为掩模，采用高能注入高浓度杂 质。