[发明专利]半导体存储器件

说明书

技术领域

本发明涉及可随机存取的半导体存储器件，更特定地说，涉及使用包括具有存储节点的晶体管而构成的存储单元的技术。

背景技术

作为高密度的半导体存储器件，由堆垛型(stacked)或沟槽型的存储器电容器和开关用的晶体管构成的DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)是主流，但由于存储器电容器的微细化困难，所以正迎来按比例缩小的界限。在这种情况下，提出了用晶体管本身作为电容器元件的存储单元来代替包括DRAM之类的存储器电容器的结构。

作为这样的新存储单元之中有希望的存储单元，提出了双晶体管RAM(TTRAM：Twin Transistor Random Access Memory(双晶体管随机存取存储器))。例如，在T.Gyohten等人，“A CapacitorlessTwin-Transistor Random Access Memory(TTRAM)on SOI”，THEINSTITUTE OF ELECTRONICS，INFORMATION ANDCOMMUNICATION ENGINEERS，IEICE Technical Report，vol.105，No.349，pp.107-112，October 20，2005中，公开了将电荷积累在SOI(Silicon On Insulate：绝缘体上的硅)晶体管的浮置体区(bodyregion)中以存储数据的无电容器双晶体管RAM。

另外，在特开2005-302077号公报中，公开了包括通过将电荷积累到在电浮置状态的浮置体区中或从该区释出从而存储数据的存储单元(FBC：Floating Body Cell(浮置体单元))的半导体存储器件。

在用上述那样的晶体管本身作为电容器元件那样的存储单元中，读出电流流过积累电荷的存储节点附近，并且也发生了经过存储节点跟与之邻接的源极区或漏极区的结面的电流漏泄等。因此，存在存储数据抗来自与存储单元电连接的控制线等的动态噪声的保持性能降低的问题。

发明内容

因此，本发明就是为了解决这一问题而进行的，第1目的在于，提供一种使数据读出时的存储数据的保持性能提高的半导体存储器件。另外，第2目的在于，提供一种使不执行存储器存取期间的存储数据的保持性能提高的半导体存储器件。

本发明第1方面的半导体存储器件具备：多个存储单元，被配置成矩阵状；位线，与配置有多个存储单元的各列对应地设置；读出放大电路(sense amplifier circuit)，与由位线构成的位线对的各对对应地设置；以及控制电路。而且，各存储单元包括：存储晶体管(storagetransistor)，具有用于积累与数据对应的电荷量的存储节点；以及存取晶体管(access transistor)，与存储晶体管串联连接，而且，各存储单元被构成为连接在对应的位线与源极线之间，根据积累于存储节点的电荷量，改变流过该位线的电流值。另外，读出放大电路在根据从存储单元流到对应的位线的电流值而读出该存储单元的数据后，将与读出数据对应的电压值提供给该位线对。而且，控制电路进行控制，使得在读出对象的存储单元的存储晶体管被激活的状态下，由与该存储单元对应的读出放大电路进行读出工作，接着，使得进行该读出数据对该存储单元的再写入。

本发明第2方面的半导体存储器件包括：多个存储单元，被配置成矩阵状；位线，与配置有多个存储单元的各列对应地设置；源极线，用于将规定电位提供给多个存储单元的每一个；以及控制电路。而且，各存储单元包括具有用于积累与数据对应的电荷量的存储节点的存储晶体管。另外，存储晶体管包括：沟道形成区；第1和第2杂质扩散区，夹持沟道形成区而对置；以及栅电极，接近沟道形成区而配置，存储节点被形成为在配置有栅电极的一侧的相反侧与沟道形成区相接，源极线与第1杂质扩散区电连接。此外，控制电路被构成为可执行降低存储节点与第1杂质扩散区的电位差的数据保持模式。

按照该第1方面，可实现使数据读出时的存储数据的保持性能提高的半导体存储器件。另外，按照该第2方面，可实现使不执行存储器存取期间的存储数据的保持性能提高的半导体存储器件。

本发明的上述和其它的目的、特征、方面和优点可从结合附图而得到理解的涉及本发明的下面的详细说明中变得清楚。

附图说明

图1是本发明的实施方式1的半导体存储器件的概略结构图。

图2是表示半导体存储器件的存储器阵列和读出放大器的主要部分的概略结构图。

图3是表示存储单元的等效电路的图。

图4是存储单元的概略剖面图。