[发明专利]用于数据接口的写入侧校准

说明书

相关申请的交叉参考 

本申请要求由Yan Chong等人于2006年4月21日提交的题为“Write-Side Calibration”的美国临时专利申请No.60/793864(代理案卷号15114-083200US)的优先权，其公开全文合并在此作为参考。 

本申请涉及由Yan Chong等人于2006年4月21日提交的题为“A Read Side Calibration Scheme to Improve Read Timing Margin for External Memory Interface Applications in FPGA Devices”的美国临时专利申请第60/793838号(代理案卷号15114-083400US)；由Yan Chong等人同时提交并共有的美国临时专利申请“Read-Side Calibration for Data Interface”(代理案卷号15114-083410US)；由Xiaobao Wang等人同时提交并共有的美国临时专利申请“I/O Duty Cycle and Skew Control”(代理案卷号15114-083220US)，为所有目的将它们合并在此作为参考。 

技术领域

本发明涉及高速数据接口，尤其涉及降低由高速数据接口提供的输出之间的扭斜。 

背景技术

在过去几年里对更高速数据接口的需求大幅增加，并且此种增加毫无降低之势。例如，大量的数据必须从存储器设备传送至其他集成电路，以用于诸如音乐和视频回放、图像处理、图形等的应用。这些所需应用中有许多涉及高级现场可编程门阵列(FPGA)，诸如由加利福尼亚圣何塞市的Altera公司研发的那些FPGA。 

已经研发出诸如双倍数据速率(DDR)等的新型接口技术来支持这些数据速率。在DDR接口中，在选通或时钟信号的每一边沿(上升沿和下降沿)上读取数据。用于DDR存储器接口的输出信号包括连同一组数据(DQ)信号一并发送的数据选通(DQS)信号，其中这些信号由第二接口上的接收器捕获或接收。通常当数据正从FPGA发送时(即，数据正被写入)，该DQS信号与数据信号中央对齐以确保对数据的准确接收。 

因为数据是在DQS信号的每一边沿上读取的，所以在这些接口处的定时余量大幅缩减。对于目标为800Mbs至1Gbs数据速率范围的未来DDR存储器设备而言，留给由存储器控制器所引发的差错的定时预算变得十分苛刻。这一要求给FPGA传送电路带来了沉重的负担，并且这一负担还会因为设备工作期间所在环境的影响而进一步加重。为改善这一写入定时余量以及DQS信号与数据信号的中央对齐，降低信号间的扭斜变得很重要。 

因此，需要的是降低正在数据接口处传送的信号之间的扭斜的电路、方法和装置。例如，需要的是一种降低数据接口(诸如FPGA设备上的数据接口)处DQ和DQS信号之间扭斜的电路、方法和装置。 

发明内容

因此，本发明的实施例提供降低正由数据接口提供或传送的信号之间的扭斜的电路、方法和装置。改变信号路径延迟以使得由存储器接口传送的信号沿着上升和/或下降沿彼此校准或对齐。在一个方面，自校准电路通过确定每条输出通道路径内的一个或多个延迟来提供每条输出通道的制造后扭斜调整。上升或下降沿可用于这一初始对齐。在另一方面，输出信号的两个边沿可通过校准电路或外部电路或通过其他方法来独立对齐。可以使用这些边沿专用的延迟来实现边沿对齐。 

根据一个示意性实施例，一种电路包括将第一测试信号发送给多条输出通道的控制电路。每条通道都具有输出定时设备，用于接收测试信号以及该输出定时设备与输出端衰减器(output pad)之间的一个或多个延迟。一条通道还具有从该通道延迟中接收通道信号并将一信号输出给上述控制电路的校准定时设备。触发该输出定时设备的时钟信号由一个或多个时钟延迟所延迟，并且所得的延迟时钟信号触发校准定时设备。经由来自控制电路的一个或多个延迟控制信号可以对通道延迟和时钟延迟编程。 

对于每条输出通道而言，控制电路通过确定校准定时设备处通道信号和时钟信号之间的相对定时来执行扭斜调整，其中该相对定时基于校准定时设备的输出。使用该相对定时信息，通过调整至少一个延迟(即，通道或时钟延迟中的任一个)就能对齐第一通道信号的第一边沿。