[发明专利]用于数据接口的写入侧校准

权利要求书

1.一种电路，包括：

具有第一输出的控制电路；

多条输出通道，每条输出通道都包括：

输出定时设备，它具有与所述控制电路的第一输出相耦合的数据输入；

一个或多个通道延迟，其每个都具有与所述输出定时设备相耦合的输入 并具有与输出端衰减器相耦合的输出；以及

校准定时设备，它具有与所述通道延迟相耦合的数据输入并具有与所述 控制电路相耦合的输出；以及

时钟路径，它包括：

第一节点，它接收时钟信号并且与每个输出定时设备的时钟输入相耦合；

一个或多个时钟延迟，其每个都具有与所述第一节点相耦合的输入以及 与每个校准定时设备的时钟输入相耦合的输出，其中所述通道延迟和所述时 钟延迟可以经由来自所述控制电路的一个或多个延迟控制信号来编程；

其中所述控制电路适用于：

经由所述第一输出向每一输出定时设备的所述数据输入发送第一测试信 号；

为每条输出通道确定在所述校准定时设备的数据输入处的第一通道信号 与在所述校准定时设备的时钟输入处的时钟信号之间的相对定时，其中所述 相对定时是基于所述校准定时设备的输出；

通过调整所述通道延迟和所述时钟延迟中的任一个来对齐所述第一通道 信号的第一边沿。

2.如权利要求1所述的电路，其特征在于，用于每条通道的第一通道延迟被 调整并且第一时钟延迟被调整。

3.如权利要求1所述的电路，其特征在于，所述相对定时由所述校准定时设 备的输出的逻辑值所确定。

4.如权利要求1所述的电路，其特征在于，所述控制电路适用于通过以下步 骤对齐第一边沿：

递增第一时钟延迟，直到所述校准定时设备的所有输出都具有相同的逻辑值； 以及

为每条输出通道递增第一通道延迟，直到用于该条输出通道的校准定时设备 的输出改变一逻辑值。

5.如权利要求4所述的电路，其特征在于，所述相同逻辑值是高逻辑值。

6.如权利要求1所述的电路，其特征在于，所述控制电路还适用于对齐在所 述校准定时设备的数据输入处的信号的第二边沿。

7.如权利要求6所述的电路，其特征在于，所述控制电路适用于通过以下步 骤对齐第二边沿：

向每一输出定时设备的所述数据输入发送第二测试信号；

基于所述校准定时设备的输出为每条输出通道确定在所述校准定时设备的数 据输入处的第二通道信号与在所述校准定时设备的时钟输入处的时钟信号之间的 相对定时；以及

通过调整所述通道延迟和所述时钟延迟中的至少另一个来对齐所述第二通道 信号的第二边沿。

8.如权利要求7所述的电路，其特征在于，用于每条输出通道的第二时钟延 迟和第二通道延迟与同一延迟控制信号相耦合，并且其中每个第二通道延迟都适用 于仅延迟一信号的所述第一边沿，并且

其中所述控制电路还适用于通过以下步骤对齐第二边沿：

递增所述第二时钟延迟和第二通道延迟，直到所述校准定时设备的所有 输出都具有相同的逻辑值；以及

为每条输出通道递增第三通道延迟，直到用于该条输出通道的校准定时 设备的输出改变一逻辑值，其中所述第三通道延迟适用于仅延迟一信号的所 述第二边沿。

9.如权利要求8所述的电路，其特征在于，还包括含有所述第二和第三通道 延迟的输出缓冲器。

10.如权利要求1所述的电路，其特征在于，所述第一通道信号的第一边沿 是所述第一通道信号的上升沿。

11.如权利要求1所述的电路，其特征在于，所述输出通道中的至少一个携 有一数据选通信号。